KR100727254B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

소자 특성을 향상시킨 반도체 소자 및 그 제조방법이 개시된다.
본 발명은 불순물 영역 내부에 서로 상이한 단차를 갖는 컨택이 형성됨으로써, 컨택과 불순물 영역과의 접촉 면적을 넓혀 접촉 저항을 최소화하여 소자 특성을 향상시킬 수 있다.
반도체 소자, 단차, 접촉 저항, 불순물 영역, 컨택

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabrication method thereof}
도 1은 일반적인 반도체 소자를 나타내 보인 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타내 보인 단면도.
도 3a 내지 도 3f는 도 2의 반도체 소자를 제조하는 공정을 순서적으로 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 20: 불순물 영역
30: 절연막 35: 제1 컨택홀
40: 제1 컨택 47: 제2 컨택홀
50: 제2 컨택 60: 제3 컨택
본 발명은 반도체 소자에 관한 것으로서, 특히 소자 특성을 향상시킨 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 기판의 액티브 영역(active area)은 컨택에 의해 외부 단자와 연결되므로, 상기 컨택은 소자와 외부 사이의 신호 전달 경로 역할을 수행한다. 이 과정에서 컨택이 갖는 컨택 저항(contact resistance)은 신호 전달 속도 등 소자의 성능에 큰 영향을 끼친다. 따라서 컨택 저항을 최소화할 수 있는 컨택에 대한 연구가 꾸준히 진행되어 오고 있었다.
도 1은 일반적인 반도체 소자를 나타내 보인 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 상부 일정 영역에 불순물 영역(110)이 배치된다. 통상의 모스 전계효과 트랜지스터(MOS FET: Metal Oxide Silicon Field Effect Transistor)의 경우 이 불순물 영역(110)은 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 경우에 따라서는 웰 영역내의 컨택 영역일 수도 있다. 불순물 영역(110)을 갖는 반도체 기판(100) 상에는 PMD(Pre Metal Dielectric) 절연막(120)이 배치된다. 이때, 상기 PMD 절연막(120)의 소정 영역은 관통되어 상기 불순물 영역(110)이 노출된 컨택 홀(contact hole)이 형성된다. 상기 컨택 홀을 관통하여 컨택 플러그(130)는 불순물 영역(110)과 접촉된다. 컨택 플러그(130)의 상부면 상에는 컨택막(140)이 배치된다.
이와 같은 일반적인 반도체 소자의 컨택에 있어서, 컨택의 컨택 저항에 영향을 주는 접촉 면적은, 불순물 영역(110)의 상부 표면과 컨택 플러그(130)의 하부면이 상호 접촉되는 면적에 국한된다.
그러나 소자의 집적도가 증가함에 따라 컨택 플러그(130)를 위한 컨택 홀의 크기가 점점 작아지고, 그 결과 불순물 영역(110)의 상부 표면과 컨택 플러그(130)의 하부면의 상호 접촉되는 면적이 점점 감소되고 있는 추세이다. 접촉 면적이 감소됨에 따라 컨택 저항이 증가한다는 사실은 이미 잘 알려져 있는 사실이다.
따라서 상기와 같은 컨택의 경우에는 집적도가 증가하는 추세에 따라 접촉 저항이 커지게 되어 결국 소자 특성을 악화시키는 문제점이 있었다.
본 발명은 컨택 저항을 줄여 소자 특성을 향상시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기와 같은 반도체 소자를 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자는, ㅊ도체 기판의 내부에 형성된 분술물 영역; 상기 불순물 영역 상부에 형성된 절연막; 및 상기 절연막을 관통하여 상기 불순물 영역 내부에 소정 단차를 갖도록 형성된 컨택을 포함한다.
본 발명의 제2 실시에에 따르면, 반도체 소자의 제조방법은, 반도체 기판의 내부에 불순물 영역을 형성하는 단계; 상기 불순물 영역 상부에 절연막을 형성하는 단계; 및 상기 절연막을 관통하여 상기 불순물 영역 내부에 소정 단차를 갖는 컨택 을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자를 나타내 보인 단면도이다.
도 2를 참조하면, 반도체 기판(10)의 상부 일정 영역에 불순물 영역(20)이 배치된다. 통상의 모스 전계효과 트랜지스터의 경우 이 불순물 영역(20)은 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 경우에 따라서는 웰 영역내의 컨택 영역일 수도 있다. 불순물 영역(20)을 갖는 반도체 기판(10) 상에는 PMD 절연막(30)이 배치된다. 상기 PMD 절연막(30)의 소정 영역은 상기 불순물 영역(20) 내부까지 노출되도록 식각된다. 이때, 상기 식각된 불순물 영역(20)은 소정의 단차를 갖는다. 이와 같이 단차가 형성됨으로써, 제1 및 제2 컨택(40, 50)과 불순물 영역(20)과의 접촉 면적이 더욱 넓어진다. 이와 같이 접촉 면적이 넓어질수록 컨택 저항은 더욱 줄어들게 되므로, 그에 따라 소자 특성이 향상될 수 있다. 상기 식각된 부분을 통해 제1 및 제2 컨택(40, 50)이 상기 불순물 영역(20)과 접촉된다. 도 2에서는 한쌍의 단차만을 도시하고 있지만, 경우에 따라서는 접촉 면적을 넓히기 위해 더욱 많은 단차가 형성될 수도 있다. 상기 불순물 영역(20)과 접촉하는 상기 제1 및 제2 컨택(40, 50)의 저면은 각 형태 또는 라운드 형태로 형성될 수 있다.
상기 제1 및 제2 컨택(40, 50)은 모두 텅스텐(W)으로 형성된다. 상기 제1 컨택(40)은 제2 컨택(50)보다 더욱 깊은 불순물 영역(20)과 접촉된다. 따라서, 상기 제1 컨택(40)에 접촉된 불순물 영역(20)이 상기 제2 컨택(50)에 접촉된 불순물 영역(20)보다 더욱 깊이 식각된다.
상기 제1 및 제2 컨택(40, 50) 상에 제3 컨택(60)이 배치된다.
이상의 설명에서는 불순물 영역(20)에 접촉되는 전극이 제1 및 제2 컨택(40, 50)으로 2개로 한정되지만, 필요에 따라 더욱 많은 단차에 의해 더욱 많은 컨택이 불순물 영역(20)과 접촉될 수 있다. 이와 같이 더욱 많은 단차에 의해 불순물 영역과 컨택과의 접촉 면적이 향상되어 접촉 저항이 줄어들 수 있다.
이와 같은 컨택에 의해, 제1 및 제2 컨택(40, 50)이 더욱 넓은 면적을 가지고 불순물 영역(20)과 접촉됨에 따라 접촉 저항이 줄어들게 되어 소자 특성이 향상될 수 있다.
도 3a 내지 도 3f는 도 2의 반도체 소자를 제조하는 공정을 순서적으로 도시한 도면이다.
도 3a에 도시된 바와 같이, 상부 소정 영역에 배치된 불순물 영역(20)을 갖는 반도체 기판(10) 상에 절연막(30)을 형성한다. 통상의 모스 전계효과 트랜지스터의 경우 상기 불순물 영역(20)은 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 불순물 영역(20)은 제1 도전형, 즉 n형의 도전형을 가질 수 있고, 또는 반대인 제2 도전형, 즉 p형의 도전형을 가질 수 있다. 상기 절연막(30)은 PMD(Pre Metal Dielectric) 절연막으로서 플라즈마 화학 기상 증착(PECVD: Plasma Enhanced Chemical Vapor Deposition) 법으로 형성할 수 있으나, 반드시 이에 한정되는 것은 아니다. 다음에 절연막(30) 상에 포토리소그라피(photolithography) 공정에 의해 포토레지스트 패턴(미도시)을 형성한 다음, 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막(30)을 관통하여 상기 불순물 영역(20) 내부의 제1 깊이(A)까지 식 각한다. 따라서, 상기 절연막(30)이 관통된 제1 컨택홀(35)이 형성되고, 상기 제1 컨택홀(35)은 제1 직경(D1)을 갖는다.
상기 제1 컨택홀(35)이 형성되면, 상기 포토레지스트 패턴이 제거된다.
도 3b에 도시된 바와 같이, 상기 반도체 기판(10) 상에 제1 금속 물질을 화학 기상 증착(CVD: Chemical Vapor Deposition) 법에 의해 증착한 다음, 화학적 기계적 평탄화(CMP: Chemical Mechanical Polishing) 공정에 의해 상기 절연막(30)이 노출될 때까지 연마한다. 이에 따라, 상기 제1 컨택홀(35)에는 제1 컨택(40)이 제1 직경(D1) 및 제1 깊이(A)로 상기 불순물 영역(20)과 접촉된다.
도 3c에 도시된 바와 같이, 상기 반도체 기판(10) 상에 포토리소그라피 공정에 의해 포토레지스트 패턴(45)을 형성한다. 이때, 상기 포토레지스트 패턴(45)의 노출 폭은 상기 제1 직경(D1)보다는 적어도 크다.
도 3d에 도시된 바와 같이, 상기 포토레지스트 패턴(45) 및 상기 제1 컨택(40)을 마스크로 하여 상기 절연막(30)을 관통하여 상기 불순물 영역(20) 내부의 제2 깊이(B)까지 식각한다. 따라서, 상기 절연막(30)이 관통된 제2 컨택홀(47)이 형성되고, 상기 제2 컨택홀(47)은 제2 직경(D2)을 갖는다. 상기 제2 컨택홀(47)은 상기 제1 컨택(40)에 이웃하여 형성될 수 있다. 도 2에서는 상기 제1 컨택(40)의 양측에 이웃하여 제2 컨택홀(47)이 형성되지만, 필요에 따라 상기 제1 컨택(40)의 한 측에 이웃하여 제2 컨택홀(47)이 형성될 수도 있다. 상기 제2 직경(D2)은 상기 포토레지스트 패턴(45)의 노출 폭과 동일한 사이즈를 갖는다.
상기 제2 컨택홀(47)의 제2 직경(D2)은 상기 제1 컨택홀(35)의 제1 직경(D1) 보다 적어도 크고, 상기 제2 컨택홀(47)의 상기 불순물 영역(20) 내부로의 제2 깊이(B)는 상기 제1 컨택홀(35)의 상기 불순물 영역(20) 내부로의 제1 깊이(A)보다 작다. 물론, 필요에 따라 상기 제2 깊이(B)가 상기 제1 깊이(A)보다 크도록 형성될 수도 있다.
도 3e에 도시된 바와 같이, 상기 반도체 기판(10) 상에 제2 금속 물질을 화학 기상 증착(CVD) 법에 의해 증착한 다음, CMP 공정에 의해 상기 절연막(30)이 노출될 때까지 연마한다. 이에 따라, 상기 제2 컨택홀(47)에는 제2 컨택(50)이 제2 직경(D2) 및 제2 깊이(B)로 상기 불순물 영역(20)과 접촉된다.
상기 제2 컨택(50)과 상기 제1 컨택(40)은 동일 금속 물질로 형성될 수도 있고 또는 서로 상이한 금속 물질로 형성될 수도 있다. 예컨대, 상기 제1 및 제2 컨택(40, 50)은 텅스텐(W)으로 형성될 수 있다. 또한, 상기 제1 컨택(40)은 텅스텐(W)으로 형성되고 상기 제2 컨택(50)은 알루미늄(Al)으로 형성될 수 있다.
도 3f에 도시된 바와 같이, 상기 반도체 기판(10) 상에 제3 금속 물질을 화학 기상 증착(CVD) 법에 의해 증착한 다음, 패터닝 및 어닐링하여 상기 제1 및 제2 컨택(40, 50)과 접촉된 제3 컨택(60)을 형성한다. 상기 제3 컨택(60)은 상기 제1 및 제2 컨택(40, 50)의 상부면을 적어도 덮도록 형성되는 것이 바람직하다. 상기 제3 컨택(60)은 상기 제1 및 제2 컨택(40, 50)과 상이한 금속 물질로 형성될 수 있다. 예컨대, 상기 제3 컨택(60)은 알루미늄(Al)으로 형성될 수 있다.
따라서, 본 발명의 컨택은 적어도 하나 이상의 단차를 갖도록 불순물 영역 내부가 식각되고 각 단차에 컨택을 형성하여 각 컨택이 불순물 영역과 보다 넓은 면적으로 접촉되도록 함으로써, 접촉 저항을 줄여 소자 특성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 불순물 영역 내부에 소정의 단차가 발생되도록 식각하여 각 단차에 컨택을 형성하여 컨택과 불순물 영역 간의 접촉 면적을 극대화함으로써, 접촉 저항을 최소화하여 소자 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 반도체 기판의 내부에 형성된 분술물 영역;
    상기 불순물 영역 상부에 형성된 절연막; 및
    상기 절연막을 관통하여 상기 불순물 영역 내부에 소정 단차를 갖도록 형성된 컨택을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 컨택은 적어도 두개 이상 형성되고, 각 컨택은 서로 상이한 깊이로 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 컨택은 제1 및 제2 컨택으로 이루어지고, 상기 불순물 영역 내부에서 상기 제1 및 제2 컨택에 의해 단차가 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 제1 컨택은 상기 제2 컨택보다 상기 단차만큼 상기 불순물 영역 내부에 더 깊게 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 컨택의 저면은 각 형태 또는 라운드 형태를 갖는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 내부에 불순물 영역을 형성하는 단계;
    상기 불순물 영역 상부에 절연막을 형성하는 단계; 및
    상기 절연막을 관통하여 상기 불순물 영역 내부에 소정 단차를 갖는 컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 컨택을 형성하는 단계는,
    상기 절연막을 관통하여 상기 불순물 영역 내부의 제1 깊이까지 식각하여 제1 컨택을 형성하는 단계; 및
    상기 제1 컨택에 인접한 상기 절연막을 관통하여 상기 불순물 영역 내부의 제2 깊이까지 식각하여 제2 컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제1 깊이가 상기 제2 깊이보다 더 깊게 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 제2 깊이가 상기 제1 깊이보다 더 깊게 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 제2 컨택의 직경은 상기 제1 컨택의 직경보다 크도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 상기 제2 컨택이 형성될 때, 상기 제1 컨택은 마스크로 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서, 상기 제1 및 제2 깊이의 차이에 의해 단차가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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