KR100326220B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100326220B1
KR100326220B1 KR1019990004333A KR19990004333A KR100326220B1 KR 100326220 B1 KR100326220 B1 KR 100326220B1 KR 1019990004333 A KR1019990004333 A KR 1019990004333A KR 19990004333 A KR19990004333 A KR 19990004333A KR 100326220 B1 KR100326220 B1 KR 100326220B1
Authority
KR
South Korea
Prior art keywords
film
silicon oxide
wiring layer
oxide film
semiconductor device
Prior art date
Application number
KR1019990004333A
Other languages
English (en)
Other versions
KR20000005585A (ko
Inventor
도또리이사오
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20000005585A publication Critical patent/KR20000005585A/ko
Application granted granted Critical
Publication of KR100326220B1 publication Critical patent/KR100326220B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 게이트 전극부(5)를 덮는 실리콘 산화막(8)상에, 리플로우되고 또 연마된 BPSG막(9)이 형성되어 있다. BPSG막(9)상에 제2 배선층(12)이 형성되어 있다. 그 제2 배선층(12)을 덮도록, 제2 배선층(12)의 실질적인 두께 이상의 두께를 갖는 실리콘 산화막(13)이 실리콘 산화막(10)상에 형성되어 있다.
이로써, 배선층의 하지(下地)의 평탄성이 확보되고, 또 배선층의 위치 오차가 억제되어, 높은 집적도의 반도체 장치가 얻어진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 층간 절연막의 평탄성이 확보되고, 또한 배선의 위치 변동이 방지되어 높은 집적도가 얻어지는 반도체 장치에 관한 것이다.
종래의 반도체 장치의 일례로서, MOS 트랜지스터를 구비한 반도체 장치에 대해 도면을 이용해 설명한다. 도 47을 참조하여, 실리콘 반도체 기판(51)의 표면에, 게이트 절연막(54)을 개재시켜 다결정 실리콘막(55a), 텅스텐 실리사이드막(55b) 및 실리콘 산화막(55c)을 포함하는 게이트 전극부(55)가 형성되어 있다. 하나의 게이트 전극부(55)를 사이에 두고, 실리콘 반도체 기판(51)의 표면에는 한쌍의 불순물 확산층(56a, 56b)이 형성되어 있다. 다른 게이트 전극부(55)를 사이에 두고, 실리콘 기판(51)의 표면에는 한쌍의 불순물 확산층(56c, 56d)이 형성되어 있다. 게이트 전극부(55)의 양측면상에는, 측벽 절연막(57)이 각각 형성되어 있다. 게이트 전극부(55) 및 한쌍의 불순물 확산층(56a, 56b)에 의해 하나의 MOS 트랜지스터가 구성된다. 또한, 게에트 전극부(55) 및 한쌍의 불순물 확산층(56c, 56d)에 의해 다른 MOS 트랜지스터가 구성된다. 각 MOS 트랜지스터의 게이트 전극부(55)는 제1 배선층으로 된다. 각 MOS 트랜지스터는, 실리콘 반도체 기판(51) 표면의 소자간 분리용 홈(52)에 형성된 분리 산화막(53)에 의해 서로 전기적으로 절연되어 있다.
게이트 전극부(55)를 덮도록, 실리콘 반도체 기판(51)상에 실리콘 산화막(58)이 형성되어 있다. 그 실리콘 산화막(58)상에, 붕소와 인이 첨가된 실리콘 산화막, 즉 BPSG(Boro-Phospho-Silicate-Glass)막(59)이 형성되어 있다. 그 BPSG막(59)상에 실리콘 산화막(60)이 형성되어 있다. 그 실리콘 산화막(60)상에, 다결정 실리콘막(62a), 텅스텐 실리사이드막(62b) 및 실리콘 산화막(62c)을 포함하는 복수의 제2 배선층(62)이 형성되어 있다. 하나의 제2 배선층(62)은, BPSG막(59) 및 실리콘 산화막(60, 58)에 형성된 콘택트홀(61a)에 매립된 다결정 실리콘막에 의해, 제1 배선층으로서의 게이트 전극부(55)와 전기적으로 접속되어 있다. 또한, 다른 제2 배선층(62)은, BPSG막(59) 및 실리콘 산화막(60, 58)에 형성된 콘택트홀(61b)에 매립된 다결정 실리콘막에 의해 불순물 확산층(56b)과 전기적으로 접속되어 있다. 제2 배선층(62)을 덮도록, 실리콘 산화막(60)상에 실리콘 산화막(60)이 형성되어 있다. 그 실리콘 산화막(63)상에 BPSG막(64)이 또한 형성되어 있다. 그 BPSG막(64)상에 복수의 제3 배선층(67)이 형성되어 있다.
제3 배선층(67)은, BPSG막(59, 64) 및 실리콘 산화막(63, 60, 58)에 형성된콘택트홀(65a, 65b, 65c)에 매립된 텅스텐 등의 플래그(66a, 66b, 66c)에 의해 게이트 전극부(55), 불순물 확산층(56c, 56d)에 각각 각각 전기적으로 접속되어 있다. 또한, 제3 배선층(67)은 BPSG막(64) 및 실리콘 산화막(63)에 형성된 콘택트홀(65d)에 매립된 플래그(66d)에 의해, 제2 배선층(62)과 전기적으로 접속되어 있다. 종래의 반도체 장치는 상기와 같이 구성되어 있다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 먼저, 도 48을 참조하여, 실리콘 반도체 기판(51)의 표면에, 소정의 포토리소그래피법 및 RIE(Reactive Ion Etching)법에 의해, 소자간 분리용 홈(52)을 형성한다. 그 후, 소자간 분리용 홈(52)을 매꾸도록, 실리콘 반도체 기판(51)상에 CVD법에 의해 막 두께가 약 300∼800nm인 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막을 CMP(Chemical Mechanical Polishing)법에 의해 연마함으로써, 소자간 분리용 홈(52) 내에 분리 산화막(53)을 형성한다. 그 후, 열산화법에 의해 실리콘 반도체 기판(51)의 표면에 막 두께 5∼15nm의 게이트 산화막(54)을 형성한다. 그 게이트 산화막(54)상에, 인 또는 비소를 포함한 다결정 실리콘막, 텅스텐 실리사이드막 및 실리콘 산화막(어느 것도 도시하지 않음)을 형성한다. 그리고, 소정의 리소그래피법 및 RIE법에 의해, 다결정 실리콘막(53a), 텅스텐 실리사이드막(55b) 및 실리콘 산화막(55c)을 포함하는 제1 배선층으로서의 복수의 게이트 전극부(55)를 형성한다. 그 게이트 전극부(55)를 마스크로 하여 소정의 도전형 불순물을 실리콘 반도체 기판(51)에 주입함으로써, 비교적 불순물 농도가 낮은 영역(도시하지 않음)을 형성한다.
그 후, 게이트 전극부(55)를 덮도록 실리콘 반도체 기판(51)상에, CVD법에 의해 막 두께가 약 10∼50nm인 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막에 RIE법에 의한 에칭을 실시함으로써, 게이트 전극부(55)의 양 측면상에 측벽 절연막(67)을 형성한다. 그 측벽 절연막(57) 및 게이트 전극부(55)를 마스크로 하여, 소정 도전형의 불순물을 실리콘 반도체 기판(51)에 주입함으로써, 비교적 불순물 농도가 높은 영역(도시하지 않음)을 형성한다. 이와 같이 하여, 게이트 전극부(55)를 사이에 두고 실리콘 반도체 기판(51)의 표면에, 한쌍의 불순물 확산층 (56a, 56b) 및 불순물 확산층 (56c, 56d)이 각각 형성된다. 그 후, 게이트 전극부(55)를 덮도록 실리콘 반도체 기판(51)상에, CVD법에 의해 비교적 얇은 실리콘 산화막(58)을 형성한다. 그 실리콘 산화막(58)상에 CVD법에 의해 BPSG막(59)을 형성한다.
다음에, 도 49를 참조하여, 온도가 약 850℃에서 BPSG막(59)에 열처리를 실시함으로써, BPSG막(59)의 표면을 국소적으로 평탄화한다. 즉, BPSG막(59)을 리플로우시킨다. 국소적으로 평탄화된 BPSG막(59)에 RIE법 또는 불소산 수용액에서 에칭을 실시함으로써, BPSG막(59)을 보다 얇게 한다.
다음에, 도 50을 참조하여, BPSG막(59)상에 CVD법에 의해 비교적 얇은 실리콘 산화막(60)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해, BPSG막(59b), 실리콘 산화막(60, 58)에 게이트 전극부(55)의 텅스텐 실리사이드막(55b)의 표면을 노출하는 콘택트홀 61a 및 불순물 확산층(56b)의 표면을 노출하는 콘택트홀 61b를 각각 형성한다. 그 후, 실리콘 산화막(60)상에, CVD법에 의해 다결정 실리콘막, 텅스텐 실리사이드막 및 실리콘 산화막(어느 것도 도시하지 않음)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 다결정 실리콘막(62a), 텅스텐 실리사이드막(62b) 및 실리콘 산화막(62c)을 포함하는 제2 배선층(62)을 형성한다.
다음에, 도 51을 참조하여 제2 배선층(62)을 덮도록, 실리콘 산화막(60)상에 CVD법에 의해 비교적 얇은 실리콘 산화막(63)을 형성한다. 그 후, 그 실리콘 산화막(63)상에 CVD법에 의해 BPSG막(64)을 형성한다.
다음에, 도 52를 참조하여, 온도가 약 800℃에서 BPSG막(64)에 열처리를 실시함으로써, BPSG막(64)의 표면을 국소적으로 평탄화한다. 그 후, 필요에 따라 RIE법 또는 불소산 수용액에 의해, BPSG막(64)에 에칭을 실시함으로써, 더욱 BPSG막(64)의 표면을 평탄화한다.
다음에, 도 53을 참조하여, 소정 포토리소그래피법 및 RIE법에 의해, BPSG막(64)에 게이트 전극부(55)의 텅스텐 실리사이드막(55b)의 표면을 노출하는 콘택트홀(65a), 불순물 확산층(56c, 56d)의 표면을 노출하는 콘택트홀(65b, 65c) 및 제2 배선층(62)의 텅스텐 실리사이드막(62b)의 표면을 노출하는 콘택트홀(65d)을 각각 형성한다. 그 후, 각 콘택트홀(65a, 65b, 65c, 65d) 내에 소정 도전형의 불순물을 주입한다. 그리고, BPSG막(64)을 국소적으로 평탄화한 열처리의 온도보다도 낮은 온도 750℃에서 열처리를 실시함으로써 불순물을 활성화한다.
그 후, WF6등을 원료로 하는 CVD법에 의해, BPSG막(64)상에 텅스텐 박막(도시하지 않음)을 형성한다. 그 텅스텐 박막에 RIE법에 의한 에칭을 실시함으로써, 콘택트홀(65a, 65b, 65c, 65d) 내에 텅스텐의 플러그(도시하지 않음)를 각각 형성한다. 그리고, BPSG막(64)상에 스퍼터법에 의해 알루미늄 동 합금막(도시하지 않음)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 게이트 전극부(55), 불순물 확산층(56c, 56d) 등과 전기적으로 접속된 제3 배선층이 형성되어, 도 47에 도시하는 반도체 장치가 완성한다. 종래의 반도체 장치는 상기와 같이 제조된다.
최근 LSI의 미세화에 따라, 콘택트홀(61a, 61b, 65a∼65d)이나 제2 배선층(62) 및 제3 배선층(67)의 치수 정밀도가 높은 가공이 곤란해지는 경향이 있다. 특히, 횡방향의 소정의 치수 정밀도를 확보하기 위해, 포토리소그래피법에서는, 노광 장치에 이용되는 렌즈의 NA값(개구수 : Numerical Aperture)를 보다 높은 값으로 설정하는 것으로 사진 제판에서의 해상력의 향상이 도모되고 있다. 그러나, 레지스트가 도포되는 표면의 평탄성이 부족하면 헐레이션(Halation)에 의해 치수 정밀도가 높은 패턴을 형성하는 것이 곤란하게 된다. 또한, 렌즈의 NA값을 보다 높은 값으로 설정하는 것과 함께, 촛점 심도의 확보가 곤란하게 된다. 더욱이, BPSG막(59, 64) 등에 형성된 콘택트홀(61a, 61b, 65a∼65d)에 다결정 실리콘이나 텅스텐 등을 매립할 때, BPSG막(59, 64)의 단차부에 다결정 실리콘이나 텅스텐이 에칭되지 않고 남는 것이다. 이 때문에, 제2 배선층(62)의 하지로 되는 BPSG막(59)이나 제3 배선층(67)의 하지로 되는 BPSG막(64)에는, 보다 평탄한 표면 형상이 요구된다.
그런데, BPSG막은 열처리에 의해 국소적인 단차 부분이 평탄화된다. 평탄화의 정도는, BPSG막에 포함되는 붕소의 농도, 인의 농도 및 열처리의 온도 등에 의존하고, 붕소, 인 농도가 높은 만큼, 또한 온도가 높은 만큼 BPSG막은 국소적으로 보다 평탄화된다.
그래서, 제2 배선층(62)의 하지의 평탄성을 확보하기 위해, 하층의 BPSG막(59)의 붕소 농도 및 인 농도를, 상층의 BPSG막(64)의 붕소 농도 및 인 농도와 같은 정도로 하면, 상층의 BPSG막(64)에 열처리를 실시할 때 하층의 BPAG막(59)도 리플로우를 일으키게 하여 변형한다. 이 때문에, BPSG막(59)상에 형성된 제2 배선층(62)이, BPSG막(59)의 변형에 따라 위치 변동을 일으키고 있었다. 이런 것에 의해, 예를 들어 제2 배선층(62)이 텅스텐의 플러그(66b)와 접촉하여 전기적 불량이 발생하는 것이 있었다.
이와 같은 제2 배선층(62)의 위치 변동을 억제하기 위해, 상층의 BPSG막(64)에 실시하는 열처리의 온도를 보다 낮게 설정하는 것으로, 그 위치 변동을 1㎛ 정도로 억제할 수 있다. 그러나, LSI의 미세화에 따른 열처리의 저온화의 요구에 대응하기 위해, 상층의 BPSG막에 실시되는 열처리 온도의 저온화는 한계에 이르고 있다. 또한, 이루어지는 LSI의 미세화에 따라, 제2 배선층(62)의 위치 변동을 0.1㎛ 정도로 억제하는 것이 요구되고 있다. 이 때문에, 종래의 반도체 장치에서는, 제2 배선층 등의 하지의 평탄성을 확보한 체 제2 배선층의 위치 변동을 방지하는 것은 매우 곤란하게 되는 것이 가정된다. 그 결과, 용이하게 LSI의 미세화를 도모하는것이 곤란하게 된다고 생각된다.
본 발명은 상기 가정되는 문제점을 해결하기 위해 이루어진 것으로, 각 배선층의 하지의 평탄성을 확보하고, 또 반도체 장치의 제조 과정에서의 배선층의 위치 변동을 억제하여 높은 정밀도가 얻어지는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 하나의 국면에서의 반도체 장치는, 반도체 기판과, 제1 배선층, 제1 층간 절연막, 제2 배선층, 제2 층간 절연막을 구비하고 있다. 반도체 기판은 주표면을 갖고 있다. 제1 배선층은 반도체 기판상에 형성되어 있다. 제1 층간 절연막은, 제1 배선층을 덮도록 반도체 기판상에 형성되어 있다. 제2 배선층은 제1 층간 절연막상에 형성되어 있다. 제2 층간 절연막은, 제2 배선층을 덮도록 제1 층간 절연막상에 형성되어 있다. 제1 층간 절연막은 연마된 면을 갖고 있다.
이 구성에 의하면, 제1 층간 절연막에는 연마가 실시되어 있기 때문에, 제1 층간 절연막의 표면은 그 제조 공정에 있어서, 웨이퍼 전면에 걸쳐 평탄하게 된다. 이로써, 제1 층간 절연막상에 치수 정밀도가 높은 제2 배선층을 용이하게 형성할 수 있다. 또한, 그 제2 배선층을 덮도록 제1 층간 절연막상에 제2 층간 절연막을 형성할 때에는, 제1 층간 절연막에는 처리에 수반하는 열이 가해진다. 이 때, 제1 층간 절연막의 표면이 웨이퍼 전면에 걸쳐 평탄하게 되기 때문에, 그 표면에 요철(凹凸)이 있을 경우와 비교하면, 제1 층간 절연막의 변형이 억제된다. 이로써, 제2 배선층이 하지의 제1 층간 절연막의 변형에 따라 이동하는 제2 배선층의 위치 변동을 억제할 수 있다. 이들의 결과, 보다 집적도가 높은 반도체 장치가 얻어진다.
바람직하게는, 제1 층간 절연막은 소정의 불순물을 포함하여 리플로우된 불순물 첨가 절연막을 포함하고, 그 리플로우된 불순물 첨가 절연막이 연마된 면을 갖고 있다.
이 경우에는, 연마는 리플로우되어 표면의 요철이 국소적으로 완화된 불순물 첨가 절연막에 실시된다. 이 때문에, 표면의 요철이 완화되지 않은 막에 비하면, 불순물 첨가 절연막에 연마를 실시할 때, 웨이퍼 면 내에서의 연마량의 오차, 나아가서 웨이퍼 면 내의 불순물 첨가 절연막의 막 두께의 오차를 저감할 수 있다.
바람직하게는, 제1 층간 절연막은 소정의 불순물을 포함하여 리플로우된 불순물 첨가 절연막과, 그 리플로우된 불순물 첨가 절연막상에 형성되고, 소정의 불순물을 포함하지 않는 불순물 무첨가 절연막을 포함하며, 그 불순물 무첨가 절연막이 연마된 면을 갖고 있다.
이 경우에는, 불순물 첨가 절연막은 불순물 무첨가 절연막에 의해 덮여 있다. 이 때문에, 제2 층간 절연막을 형성할 때, 예컨대 불순물 첨가 절연막이 열에 의해 리플로우를 일으키게 하여 변형하고자 해도 그 변형이 억제된다. 그 결과, 제2 배선층의 위치 변동을 더 억제할 수 있다.
바람직하게는, 제1 층간 절연막은 소정의 불순물을 포함하지 않는 불순물 무첨가 절연막을 포함하고, 그 불순물 무첨가 절연막이 연마된 면을 갖고 있다.
이 경우에는, 불순물 무첨가 절연막에는 소정의 불순물이 포함되어 있지 않다. 이 때문에, 제2 층간 절연막을 형성할 때의 열에 의해 불순물 무첨가 절연막이 리플로우를 일으키게 하여 변형하는 일은 없다. 이로써, 제2 배선층이 위치 변동을 일으키는 일이 없게 된다.
또한 바람직하게는, 제1 층간 절연막은 스핀 온 글래스법에 의해 제1 배선층 사이를 매립하도록 반도체 기판상에 형성된 제1 도포 절연막을 포함하고, 불순물 무첨가 절연막은 그 제1 도포 절연막상에 형성되어 있다.
이 경우에는, 제1 도포 절연막에 의해, 연마를 실시하기 전의 불순물 무첨가 절연막의 표면의 요철이 완화된다. 이로써, 불순물 무첨가 절연막에 연마를 실시할 때, 웨이퍼 면 내의 연마량의 오차를 저감할 수 있다.
바람직하게는, 제2 층간 절연막은 제2 배선층을 고정 확보할 수 있는 두께를 갖아 제2 배선층을 덮는 배선 피복 절연막을 포함하고 있다.
이 경우에는, 제2 배선층은 배선 피복 절연막에 의해, 보다 강고하게 제1 층간 절연막상에 고정된다. 이로써, 그 후의 제조 공정에서의 열에 의해, 예를 들어 제1 층간 절연막을 변형하고자 해도 제2 배선층의 위치 변동을 더 억제할 수 있다.
바람직하게는, 제2 층간 절연막은, 스핀 온 글래스법에 의해 제2 배선층간을 매립하도록 또는 제2 배선층을 덮도록 제1 층간 절연막상에 형성된 제2 도포 절연막을 포함하고 있다.
이 경우에는, 제2 배선층은 제2 도포 절연막에 의해, 보다 강고하게 제1 층간 절연막상에 고정된다. 이로써, 그 후의 제조 공정에서의 열에 의해, 예를 들어 제1 층간 절연막을 변형하고자 해도 제2 배선층의 위치 변동을 효과적으로 억제할 수 있다. 또한, 제2 도포 절연막에 의해, 웨이퍼 표면의 요철이 완화된다. 이로써, 제2 도포 절연막상에 형성되는 막의 평탄성을 확보하는 것이 용이하게 된다.
또한 바람직하게는, 제2 층간 절연막은 제2 배선층과 제2 도포 절연막과의 사이에 형성된 배선 보호막을 포함하고 있다.
이 경우에는, 제2 도포 절연막 중에 포함되는 수소 등의 불순물이 제2 배선층으로 확산하는 것을 방지할 수 있다.
본 발명의 다른 국면에서의 반도체 장치는, 반도체 기판과, 제1 배선층, 제1 층간 절연막, 제2 배선층, 제2 층간 절연막을 구비하고 있다. 반도체 기판은 주표면을 갖고 있다. 제1 배선층은 반도체 기판상에 형성되어 있다. 제1 층간 절연막은 제1 배선층을 덮도록 반도체 기판상에 형성되어 있다. 제2 배선층은 제1 층간 절연막상에 형성되어 있다. 제2 층간 절연막은, 제2 배선층을 덮도록 제1 층간 절연막상에 형성되어 있다. 제1 층간 절연막은, 소정의 불순물을 포함하여 리플로우된 불순물 첨가 절연막을 포함하고 있다. 제2 층간 절연막은, 제2 배선층을 고정 확보할 수 있는 두께를 갖아 제2 배선층을 덮는 배선 피복 절연막을 갖고 있다.
이 구성에 의하면, 제1 층간 절연막의 표면은 불순물 첨가 절연막에 의해, 그 제조 공정에서 국소적으로 평탄하게 된다. 이로써, 제1 층간 절연막상에, 치수 정밀도가 높은 제2 배선층을 용이하게 형성할 수 있다. 또한, 제2 배선층은 배선 피복 절연막에 의해, 보다 강고하게 제1 층간 절연막상에 고정된다. 이로써, 그 후의 제조 공정에서의 열에 의해, 예를 들어 불순물 첨가 절연막이 리플로우를 일으키게 하여 변형하고자 해도, 제2 배선층이 불순물 첨가 절연막의 변형에 따라 이동하는 제2 배선층의 위치 변동을 억제할 수 있다. 이들의 결과, 보다 집적도가 높은 반도체 장치가 얻어진다.
바람직하게는, 배선 피복 절연막은 제2 배선층의 두께 이상의 두께를 갖고 있다.
이 경우에는, 제2 배선층은 배선 피복 절연막에 의해 보다 확실하게 제1 층간 절연막상에 고정된다. 이로써, 제2 배선층의 위치 변동을 보다 확실하게 억제할 수 있다.
바람직하게는, 제2 층간 절연막에는 연마, 또는 리플로우 처리가 실시되어 있다.
이 경우에는, 제2 층간 절연막상에 치수 정밀도가 높은 패턴을 용이하게 형성할 수 있다.
바람직하게는, 배선 피복 절연막은, 스핀 온 글래스법에 의해 제2 배선층간을 매립하도록, 또는 제2 배선층을 덮도록 형성된 제3 도포 절연막을 포함하고 있다.
이 경우에는, 제3 도포 절연막에 의해 웨이퍼 표면의 요철이 완화되고, 그 후 제3 도포 절연막상에 형성되는 막의 평탄성을 확보하는 것이 용이하게 된다.
또한 바람직하게는, 제2 층간 절연막은 제2 배선층과 제3 도포 절연막과의 사이에 형성된 배선 보호막을 포함하고 있다.
이 경우에는, 제3 도포 절연막 중에 포함되는 수소 등의 불순물이 제2 배선층으로 확산하는 것을 방지할 수 있다.
보다 바람직하게는, 불순물 첨가 절연막의 상면 또는 하면에는, 소정의 불순물을 포함하지 않는 절연막이 형성되어 있다.
이 경우에는, 절연막에 의해 불순물 첨가 절연막 중에 포함되는 소정의 불순물이 불순물 첨가 절연막의 윗쪽 또는 아래쪽으로 확산하는 것을 방지할 수 있다.
보다 바람직하게는, 제1 층간 절연막은 반도체 기판을 덮는 기판 피복 절연막을 포함하고 있다.
이 경우에는, 기판 피복 절연막에 의해, 불순물 첨가 절연막 중에 포함되는 소정의 불순물이 반도체 기판으로 확산하는 것을 방지할 수 있다.
소정의 상기 불순물로서는, 붕소, 인 및 비소로 이루어지는 군에서 선택되는 적어도 하나의 불순물을 적용할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 단면도.
도 2는 같은 실시 형태에서 도 1에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 3은 같은 실시 형태에서 도 2에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 4는 같은 실시 형태에서 도 3에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 5는 같은 실시 형태에서 도 4에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 6은 같은 실시 형태에서 도 5에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 7은 같은 실시 형태에서 도 6에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 8은 같은 실시 형태에서 도 7에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 9는 같은 실시 형태에서 제1 변형예의 반도체 장치의 단면도.
도 10은 같은 실시 형태에서 제2 변형예의 반도체 장치의 단면도.
도 11은 같은 실시 형태에서 도 10에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 12는 같은 실시 형태에서 도 10에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 13은 본 발명의 제2 실시 형태에 따른 반도체 장치의 단면도.
도 14는 같은 실시 형태에서 도 13에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 15는 같은 실시 형태에서 도 14에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 16은 본 발명의 제3 실시 형태에 따른 반도체 장치의 단면도.
도 17은 같은 실시 형태에서 도 16에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 18은 같은 실시 형태에서 도 17에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 19는 본 발명의 제4 실시 형태에 따른 반도체 장치의 단면도.
도 20은 같은 실시 형태에서 도 19에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 21은 같은 실시 형태에서 도 20에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 22는 본 발명의 제5 실시 형태에 따른 반도체 장치의 단면도.
도 23은 같은 실시 형태에서 도 22에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 24는 같은 실시 형태에서 도 23에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 25는 본 발명의 제6 실시 형태에 따른 반도체 장치의 단면도.
도 26은 같은 실시 형태에서 도 25에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 27은 본 발명의 제7 실시 형태에 따른 반도체 장치의 단면도.
도 28은 같은 실시 형태에서 도 27에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 29는 본 발명의 제8 실시 형태에 따른 반도체 장치의 단면도.
도 30은 같은 실시 형태에서 도 29에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 31은 같은 실시 형태에서 도 30에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 32는 같은 실시 형태에서 도 31에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 33은 본 발명의 제9 실시 형태에 따른 반도체 장치의 단면도.
도 34는 같은 실시 형태에서 도 33에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 35는 같은 실시 형태에서 도 34에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 36은 같은 실시 형태에서 도 35에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 37은 본 발명의 제10 실시 형태에 따른 반도체 장치의 단면도.
도 38은 같은 실시 형태에서 도 37에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 39는 같은 실시 형태에서 도 38에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 40은 본 발명의 제11 실시 형태에 따른 반도체 장치의 단면도.
도 41은 같은 실시 형태에서 도 40에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 42는 같은 실시 형태에서 도 41에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 43은 본 발명의 제12 실시 형태에 따른 반도체 장치의 단면도.
도 44는 같은 실시 형태에서 도 43에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 45는 본 발명의 제13 실시 형태에 따른 반도체 장치의 단면도.
도 46은 같은 실시 형태에서 도 45에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 47은 종래의 반도체 장치의 1 단면도.
도 48은 도 47에 도시하는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 49는 도 48에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 50은 도 49에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 51은 도 50에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도.
도 52는 도 51에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 53은 도 52에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자간 분리용 홈
3 : 분리 산화막
4 : 게이트 산화막
5 : 게이트 전극부
6a∼6d : 불순물 확산층
7 : 측벽 절연막
8, 10, 13, 18, 23, 25, 27, 29, 30, 34, 36, 37, 38, 39 : 실리콘 산화막
9, 14, 21, 28 : BPSG막
11a, 11b : 콘택트홀
12 : 제2 배선층
15a∼15d : 콘택트홀
16a∼16d : 플러그
17 : 제3 배선층
20, 33 : PSG막
24, 26, 35 : SOG막
(제1 실시 형태)
제1 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 1을 참조하여, 실리콘 반도체 기판(1)의 표면상에 게이트 절연막(4)을 개재시켜 다결정 실리콘막(5a), 텅스텐 실리사이드막(56b) 및 실리콘 산화막(5c)을 포함하는 복수의 게이트 전극부(5)가 형성되어 있다. 하나의 게이트 전극부(5)를 사이에 두고 실리콘 반도체 기판(1)의 표면에는, 한쌍의 불순물 확산층(6a, 6b)이 형성되어 있다. 또한, 다른 게이트 전극부(5)를 사이에 두고 실리콘 반도체 기판(1)의 표면에는, 한쌍의 불순물 확산층(6c, 6d)이 형성되어 있다. 게이트 전극부(5)의 양 측면상에는, 측벽 절연막(7)이 각각 형성되어 있다. 게이트 전극부(5) 및 한쌍의 불순물 확산층(6a, 6b)에 의해 하나의 MOS 트랜지스터가 구성된다. 또한, 게이트 전극부(5) 및 한쌍의 불순물 확산층(6c, 6d)에 의해 다른 MOS 트랜지스터가 구성된다. 각 MOS 트랜지스터의 게이트 전극부(5)는 제1 배선층을 이루고 있다. 또한, 각 MOS 트랜지스터는, 실리콘 반도체 기판(1)의 표면의 소자간 분리용 홈(2)에 형성된 분리 산화막(3)에 의해 서로 전기적으로 절연되어 있다.
게이트 전극부(5)를 덮도록, 실리콘 반도체 기판(1)상에 실리콘 산화막(8)이 형성되어 있다. 그 실리콘 산화막(8)상에, BPSG막(9)이 형성되어 있다. 그 BPSG막(9)은, 열처리에 의해 리플로우한 후에 그 표면에 연마가 실시되고 있다. 연마된 BPSG막(9)상에는, 실리콘 산화막(10)이 형성되어 있다. 그 실리콘 산화막(10)상에 다결정 실리콘막(12a), 텅스텐 실리사이드막(12b) 및 실리콘 산화막(12c)을 포함하는 복수의 제2 배선층(12)이 형성되어 있다. 하나의 제2 배선층(12)은, BPSG막(9) 및 실리콘 산화막(10, 8)에 형성된 콘택트홀(11a)에 매립된 다결정 실리콘막에 의해 제1 배선층으로서의 게이트 전극부(5)와 전기적으로 접속되어 있다. 또한, 다른 제2 배선층(12)은, BPSG막(9) 및 실리콘 산화막(10, 8)에 형성된 콘택트홀(11b)에 매립된 다결정 실리콘막에 의해 불순물 확산층(6b)과 전기적으로 접속되어 있다.
제2 배선층(12)을 덮도록, 실리콘 산화막(10)상에 실리콘 산화막(13)이 형성되어 있다. 실리콘 산화막(13)은 제2 배선층(12)과 실리콘 산화막(10)상에 고정 유지할 수 있을 두께로 하여, 제2 배선층(12)의 실질적인 두께(다결정 실리콘막(12a)의 두께 + 텅스텐 실리사이드막(12b)의 두께) 이상의 두께를 갖고 있다. 그 실리콘 산화막(13)상에, 또한 BPSG막(14)이 형성되어 있다. 그 BPSG막(14)은 열처리에 의해 리플로우되고, 그 표면이 평탄화되어 있다. 그 BPSG막(14)상에, 알루미늄 동 합금막으로 이루어지는 복수의 제3 배선층(17)이 형성되어 있다. 제3 배선층(17)은, BPSG막(14, 9) 및 실리콘 산화막(13, 10, 8)에 형성된 콘택트홀(15a, 15b, 15c)에 매립된 플러그(16a, 16b, 16,c)에 의해 게이트 전극부(5), 불순물 확산층(6c, 6d)과 각각 전기적으로 접속되어 있다. 또한, 제3 배선층(17)은, BPSG막(14) 및 실리콘 산화막(13)에 형성된 콘택트홀(15d)에 매립된 플러그(16d)에 의해 제2 배선층(12)과 전기적으로 접속되어 있다. 본 실시 형태에 관련되는 반도체 장치는 상기와 같이 구성된다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 먼저, 도 2를 참조하여 실리콘 기판(1)의 표면에, 소정의 포토리소그래피법 및 RIE법에 의해 소자간 분리용 홈(2)을 형성한다. 그 후, 그 소자간 분리용 홈(2)을 매립하도록, 실리콘 반도체 기판(1)상에 CVD법에 의해 막 두께가 약 300∼800nm인 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘막을 CMP법에 의해 연마함으로써, 소자간 분리용 홈(2) 내에 분리 산화막(3)을 형성한다. 그 후, 열산화법에 의해 실리콘 반도체 기판(1)의 표면에 막 두께가 5∼15nm인 게이트 산화막(4)을 형성한다. 그 게이트 산화막(4)상에, 인 또는 비소를 포함하는 다결정 실리콘막, 텅스텐 실리사이드막 및 실리콘 산화막(어느 것도 도시하지 않음)을 형성한다. 그리고, 소정의 포토리소그래피법 및 RIE법에 의해, 다결정 실리콘막(5a), 텅스텐 실리사이드막(5b) 및 실리콘 산화막(5c)을 포함하는 제1 배선층으로서의 복수의 게이트 전극부(5)를 형성한다.
그 게이트 전극부(5)를 마스크로 하여, 소정의 도전형의 불순물을 실리콘 반도체 기판(1)에 주입함으로써, 비교적 불순물 농도가 얕은 영역(도시하지 않음)을 형성한다. 그 후, 게이트 전극부(5)를 덮도록 실리콘 반도체 기판(1)상에 CVD법에 의해 막 두께가 약 10∼50nm인 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막에 RIE법에 의한 에칭을 실시함으로써, 게이트 전극부(5)의 양 측면상에 측벽 절연막(7)을 각각 형성한다. 그 측벽 절연막(7) 및 게이트 전극부(5)를 마스크로 하여, 소정의 도전형의 불순물을 실리콘 반도체 기판(1)으로 주입함으로써, 비교적 불순물 농도가 높은 영역(도시하지 않음)을 형성한다. 이렇게 하여, 게이트 전극부(5)를 사이에 두고, 실리콘 반도체 기판(1)의 표면에, 한쌍의 불순물 확산층 (6a, 6b) 및 불순물 확산층 (6c, 6d)가 각각 형성된다. 그 후, 게이트 전극부(5) 등을 덮도록 실리콘 반도체 기판(1)상에 CVD법에 의해 막 두께가 10nm인 실리콘 산화막(8)을 형성한다. 그 실리콘 산화막(8)상에 CVD법에 의해 BPSG막(9)을 형성한다.
다음에, 도 3을 참조하여, 온도 약 800℃에서 BPSG막(9)에 열처리를 실시함으로써, BPSG막(9)의 표면을 국소적으로 평탄화한다. 즉, BPSG막(9)을 리플로우시킨다. 이 때, 웨이퍼 표면의 국소적인 요철은 완화되지만, 예를 들어 MOS 트랜지스터가 집적하고 있는 메모리 셀 영역과, 주변 영역과 같이 메모리 셀만큼 트랜지스터 등의 소자가 집적하고 있지 않은 영역에서는, BPSG막에서는 양자의 경계 부분의 단차를 완화시킬 수 없어, 소위 절대 단차가 생기고 있다. 다음에 도 4를 참조하여 국소적으로 평탄화된 BPSG막(9)을 CMP법에 의해, 약 150nm 연마한다. 이 연마에 의해, BPSG막(9)에서의 절대 단차가 없게 되어 BPSG막(9)의 표면은 웨이퍼의 전면에 걸쳐 평탄하게 된다.
다음에 도 5를 참조하여, 연마된 BPSG막(9)상에, CVD법에 의해 막 두께가 약 100nm인 실리콘 산화막(10)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해, 게이트 전극부(5)의 텅스텐 실리사이드막(5b)의 표면을 노출하는 콘택트홀(11a) 및 불순물 확산층(6b)의 표면을 노출하는 콘택트홀(11b)을 각각 형성한다. 그 콘택트홀(11a, 11b)을 매립하도록, 실리콘 산화막(10)상에 다결정 실리콘막(도시하지 않음)을 형성한다. 그 후, CVD법에 의해 텅스텐 실리사이드막 및 실리콘 산화막(도시하지 않음)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해, 다결정 실리콘막(12a), 텅스텐 실리사이드막(12b) 및 실리콘 산화막(12c)을 포함하는 복수의 제2 배선층(12)을 형성한다. 또, 이 때 콘택트홀(11a, 11b)에는 다결정 실리콘의 플러그가 형성된다. 그 후, 제2 배선층(12)을 덮도록 실리콘 산화막(10)상에 CVD법에 의해 실리콘 산화막(13)을 형성한다. 이 실리콘 산화막(13)은, 제2 배선층(12)을 실리콘 산화막(10)상에 고정 유지할 수 있을 두께로 하여, 제2 배선층의 실질적인 두께(다결정 실리콘막(12a)의 두께 + 텅스텐 실리사이드막(12b)의 두께) 이상의 두께를 갖고 있다.
다음에, 도 6을 참조하여, 실리콘 산화막(13)상에, CVD법에 의해 BPSG막(14)을 형성한다. 그 BPSG막(14)에 온도 약 800℃에서 열처리를 실시함으로써, 그 표면을 리플로우시켜 국소적으로 평탄화한다. 또, 도 7에 도시하는 바와 같이, 필요에 따라 RIE법 또는 불소산 수용액에서 리플로우된 BPSG막(14)의 표면에 에칭을 실시하여 박막화함으로써, 더 평활한 표면으로 가공하여도 된다. 또한, 리플로우된BPSG막(14)의 표면에 CMP법에 의한 연마를 실시해도 된다.
다음에, 도 8을 참조하여, 소정의 포토리소그래피법 및 RIE법에 의해, 게이트 전극부(5)의 텅스텐 실리사이드막(5b)의 표면을 노출하는 콘택트홀(15a), 불순물 확산층(6c)의 표면을 노출하는 콘택트홀(15b), 불순물 확산층(6d)의 표면을 노출하는 콘택트홀(15c) 및 제2 배선층(12)의 텅스텐 실리사이드막(12b)의 표면을 노출하는 콘택트홀(15d)을 각각 형성한다. 그 후, 각 콘택트홀(15a, 15b, 16c, 15d) 내에 소정의 도전형의 불순물을 주입하고, 그 불순물을 활성화시키기 위해, 소정의 열처리를 실시한다. 이 때의 열처리 온도는, BPSG막(14)을 리플로우시키기 위한 열처리의 온도보다 낮은 것이 바람직하다. 그 후, WF6등을 원료로 하는 CVD법에 의해, 각 콘택트홀(15a, 15b, 15c, 15d) 내에 텅스텐의 플러그를 각각 형성한다. 그 후, 스퍼터법에 의해 BPSG막(14)상에 알루미늄 동 합금막을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 제3 배선층을 형성한다. 이상에 의해, 도 1에 도시하는 반도체 장치가 완성한다.
상술한 반도체 장치에 의하면, BPSG막(9)은 도 4에 도시하는 공정에서 연마가 실시된다. 이로써, 웨이퍼 전면에 걸쳐 BPSG막이 평탄하게 된다. 그리고, BPSG막(9)이 평탄하게 됨으로써, 도 5에 도시하는 공정에서 제2 배선층(12)을 패터닝할 때, 헐레이션 등이 방지되어 치수 정밀도가 높은 제2 배선층(12)이 형성된다.
또한, 도 6에 나타내는 공정에서, BPSG막(14)에는 열처리가 실시되어, BPSG막(14)은 리플로우한다. 이 때, BPSG막(9)도 그 열처리에 따라 리플로우를 일으키게 한다. 그러나, BPSG막(9)이 웨이퍼 전면에 걸쳐 평탄하기 때문에, BPSG막의 표면에 요철이나 단차가 있을 경우와 비교하면, BPSG막(9)의 리플로우에 의한 변형이 억제된다. 이로써, 제2 배선층(12)이 BPSG막(9)의 변형에 따라 이동하는 제2 배선층(12)의 위치 변동을 억제할 수 있다.
그러나, 제2 배선층(12)을 덮도록 형성된 실리콘 산화막(13)은, 제2 배선층(12)의 실질적인 두께(다결정 실리콘막(12a)의 두께 + 텅스텐 실리사이드막(12b)의 두께) 이상의 두께를 갖고 있다. 이런 것에 의해, 제2 배선층(12)은 이 실리콘 산화막(13)에 의해 실리콘 산화막(10)상에 보다 강고하게 고정되고, 제2 배선층(12)의 위치 변동을 더 억제할 수 있다. 이상의 결과, 집적도가 높은 반도체 장치가 얻어진다.
이 효과에 더하여, 상술한 반도체 장치에서는, 다음과 같은 효과도 얻는다. 제2 배선층(12)의 위치 변동가 억제됨으로써, 예를 들어 제2 배선층(12)과 플러그(10a)가 전기적으로 접촉하여 발생하는 전기적 불량이 억제된다. 또한, BPSG막이 웨이퍼의 전면에 걸쳐 평탄하게 됨으로써, BPSG막(9), 실리콘 산화막(10) 등에 형성된 콘택트홀(11a, 11b)에 다결정 실리콘막을 매립할 때, 에칭에 따른 다결정 실리콘막의 잔사가 생기는 것을 막을 수 있다.
또한, 실리콘 산화막(8, 10)에 의해, BPSG막(9) 중의 붕소이나 인이 제1 배선층으로서의 게이트 전극부(5)나 제2 배선층(12) 등으로 확산하는 것을 방지할 수 있다. 특히, BPSG막(9)의 표면에 형성된 실리콘 산화막(10)은, BPSG막(9)의 흡수에 의해 그 표면에 이물질이 형성되는 것을 방지할 수 있다. 이것에 제2 배선층(12)의 패터닝을 양호하게 행할 수도 있다. 또한, 실리콘 산화막(10)은, 제2 배선층(12)을 패터닝할 때의 레지스트의 밀착성을 높이는 효과도 있다. 실리콘 산화막(13)은 BPSG막(14) 중의 붕소이나 인이 제2 배선층(12)으로 확산하는 것을 방지할 수 있다.
또한, 도 6에 도시하는 공정에 있어서, BPSG막(14)의 열처리를 수증기 분위기 중에서 행할 경우에는, 실리콘 산화막(13)은 제2 배선층(12)이 산화되는 것을 방지할 수 있다.
다음에, 도 1에 도시하는 반도체 장치의 제1 변형예에 대해서 도면을 이용해 설명한다. 도 9를 참조하여 BPSG막(14)상에는, 막 두께 약 100nm의 실리콘 산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
이 반도체 장치에 의하면, 실리콘 산화막(18)에 의해 BPSG막(14) 중의 붕소이나 인이 제3 배선층(17)으로 확산하는 것을 방지할 수 있다. 또한, 실리콘 산화막(18)은, BPSG막(14)의 흡수에 따라 그 표면에 이물질이 형성되는 것을 방지할 수 있다. 이런 것에 의해, 제3 배선층(17)의 신뢰성이 이물질에 의해 저하하는 것을 방지할 수 있다. 또한, 실리콘 산화막(18)은, 제3 배선층(17)의 패터닝을 행할 때의 레지스트의 밀착성을 높이는 효과도 갖고 있다. 또, BPSG막(14)상에 형성되는 막으로서는, 실리콘 산화막 외에, 실리콘 산화막이나 질화막과 실리콘 산화막과의적층 구조의 막이어도 좋다. 이들의 경우에는, 콘택트홀(15a, 15b, 15c)을 형성하기 위한 사진 제판에서의 반사 방지막으로서의 역할도 할 수 있다. 이 경우의 막 두께로서는 약 40nm가 바람직하다.
다음에, 도 1에 도시하는 반도체 장치의 제2 변형예에 대해서 도면을 이용해 설명한다. 도 10을 참조하여, 실리콘 산화막(10)상에는, 제2 배선층(12)을 덮도록 PSG(Phospho Silicate Glass)막(20)이 형성되어 있다. 그 PSG막(20)상에 BPSG막(14)이 형성되어 있다. 또, 이들 이외의 구성에 대해서는 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에 동일 부재에는 동일 부호를 붙이고, 그 설명을 생략한다.
다음에, 도 10에 도시하는 반도체 장치의 제조 방법의 일례에 대해서 간단하게 설명한다. 도 11을 참조하여, 실리콘 산화막(10)상에 제2 배선층(12)을 형성하기까지는, 도 2에서 도 5에 도시하는 공정과 마찬가지이다. 그 제2 배선층(12)을 덮도록 실리콘 산화막(10)상에, CVD법에 의해 PSG막(20)을 형성한다. 이 PSG막(20)은 제2 배선층(12)의 실질적인 두께(다결정 실리콘막(12)의 두께 + 텅스텐 실리사이드막(12b)의 두께) 이상의 두께를 갖고 있다.
다음에, 도 12를 참조하여, 도 6에서 도 8에 도시하는 공정과 마찬가지의 공정을 거침으로써, 콘택트홀(15a, 15b, 15c, 15d)을 각각 형성한다. 그 후, 콘택트홀(15a, 15b, 15c, 15d)을 매립하는 텅스텐의 플러그를 형성함과 동시에, 실리콘 산화막(18)에 알루미늄 동 합금막 등의 제3 배선층을 형성함으로써, 도 10에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 제2 배선층(12)은 PSG막(20)에 의해 덮여 있다. 이 PSG막(20)은, BPSG막(14)을 리플로우시킬 때의 열처리에 의해 연화(軟化)하지 않기 때문에, 제2 배선층(12)을 실리콘 산화막(10)상에 보다 강고하게 고정할 수 있다. 이로써, 도 1에 도시하는 실리콘 산화막(13) 대신, PSG막(20)을 적용해도 제2 배선층(12)의 위치 변동을 막을 수 있다.
(제2 실시 형태)
제2 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 13을 참조하여 실리콘 산화막(10)상에 제2 배선층(12)을 덮도록 비교적 두꺼운 PSG막(22)이 형성되어 있다. 그 PSG막(22)에는, CMP법에 의한 연마가 실시되어 있다. 그 PSG막(22)상에 실리콘 산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 도 14를 참조하여, 실리콘 산화막(10)상에 제2 배선층(12)을 형성하기까지는, 제1 실시 형태에서 설명한 도 2에서 도 5에 도시하는 공정과 마찬가지이다. 그 후, 그 제2 배선층(12)을 덮도록, 실리콘 산화막(10)상에, CVD법에 의해 비교적 두꺼운 PSG막(22)을 형성한다.
다음에 도 15를 참조하여, PSG막(22)에 CMP법에 의한 연마를 실시함으로써, 웨이퍼의 전면에 걸쳐 PSG막(22)을 평탄화한다. 연마된 PSG막(22)상에, CVD법에의해 실리콘 산화막(18)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 콘택트홀(15a, 15b, 15c, 15d)을 각각 형성한다. 그 후, 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐의 플러그를 매립함과 동시에, 실리콘 산화막(18)상에 제3 배선층을 형성함으로써, 도 13에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)은, 비교적 두꺼운 PSG막(22)에 의해 덮여 있기 때문에, 제2 배선층(12)을 실리콘 산화막(10)상에 보다 강고하게 고정할 수 있다. 그 결과, 제2 배선층(12)의 위치 변동을 더 억제할 수 있다. 또한, PSG막(22)의 표면은 CMP법에 의한 연마가 실시되어 있기 때문에, 웨이퍼의 전면에 걸쳐 평탄하게 된다. 이로써, 치수 정밀도가 높은 제3 배선층(17)을 용이하게 형성할 수 있다. 이상에 의해 집적도가 높은 반도체 장치가 얻어진다.
(제3 실시 형태)
제3 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 16을 참조하여 실리콘 산화막(10)상에는, 제2 배선층(12)을 덮도록 PSG막(20)이 형성되어 있다. 그 PSG막(20)은 제2 배선층(12)의 실질적인 두께 이상의 두께를 갖고 있다. 그 PSG막(20)상에, 비교적 두꺼운 실리콘 산화막(23)이 형성되어 있다. 그 실리콘 산화막(23)에는, CMP법에 의해 연마가 실시되고 있다. 그 실리콘 산화막(23)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 도 17을 참조하여, 실리콘 산화막(10)상에 제2 배선층(12)을 형성하기까지는 제1 실시 형태에서 설명한 도 2에서 도 5에 도시하는 공정과 마찬가지이다. 그 후, 그 제2 배선층(12)을 덮도록, 실리콘 산화막(10)상에, CVD법에 의해 PSG막(20)을 형성한다. 그 PSG막(20)상에, CVD법에 의해 비교적 두꺼운 실리콘 산화막(23)을 형성한다.
다음에, 도 18을 참조하여, PSG막(23)에 CMP법에 의한 연마를 실시함으로써, 웨이퍼의 전면에 걸쳐 PSG막(23)의 표면을 평탄하게 한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 형성함과 동시에, 실리콘 산화막(23)상에 제3 배선층을 형성함으로써, 도 16에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)이 PSG막(20)에 의해 보다 강고하게 실리콘 산화막(10)상에 고정되어, 제2 배선층(12)의 위치 변동가 보다 억제된다. 그리고 또한, 실리콘 산화막(23)에 의해, PSG막(20)에 포함되는 인이 제3 배선층(17)으로 확산하는 것을 방지할 수 있다. 또한, 실리콘 산화막(23)의 표면은 CMP법에 의한 연마가 실시되어 있기 때문에, 웨이퍼 전면에 걸쳐 평탄하게 된다. 이로써, 보다 치수 정밀도가 높은 제3 배선층(17)을 용이하게 형성할 수 있다.
(제4 실시 형태)
제4 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 19를 참조하여, 실리콘 산화막(10)상에는, 제2 배선층(12)의 사이를 매립하도록 도포법(스핀 온 글래스법)에 의한 절연막(이하, 「SOG막」으로 표기 ; 24)이 형성되어 있다. 그 SOG막(24)상에 BPSG막(21)이 형성되어 있다. 이 BPSG막(21)은 열처리에 의해 리플로우하고 있다. 리플로우된 BPSG막(21)상에는 실리콘 산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 도 20을 참조하여, 실리콘 산화막(10)상에 제2 배선층(12)을 형성하기까지는, 제1 실시 형태에서 설명한 도 2에서 도 5에 도시하는 공정과 마찬가지이다. 그 후, 제2 배선층(12)의 사이를 매립하도록 실리콘 산화막(10)상에 도포법에 의해 SOG막(24)을 형성한다.
다음에, 도 21을 참조하여, SOG막(24)상에, CVD법에 의해 BPSG막(21)을 형성한다. 그 BPSG막(21)에 열처리를 실시함으로써 BPSG막(21)을 리플로우시킨다. 리플로우된 BPSG막(21)상에 실리콘 산화막(18)을 형성한다. 그 후, 소정의 리소그래피법 및 RIE법에 의해 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐의 플러그를 매립함과 동시에, 실리콘 산화막(18)상에 제3 배선층을 형성함으로써, 도 19에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)은 SOG막(24)에 의해 강고하게 실리콘 산화막(10)상에 고정된다. 이로써, BPSG막(21)을 리플로우시킬 때의 열처리에 의해, 예를 들어 BPSG막(9)을 변형하고자 해도 제2 배선층(12)의 위치 변동을 효과적으로 억제할 수 있다. 또한, SOG막(24)에 의해, 웨이퍼 표면의 요철이 완화되기 때문에, 그 SOG막(24)상에 형성되는 BPSG막(21)의 표면의 요철이 완화된다. 이로써, BPSG막(21)을 리플로우시킨 후의 표면이 보다 평탄하게 된다. 이 때문에, 치수 정밀도가 높은 제3 배선층(17)을 용이하게 형성할 수 있다.
(제5 실시 형태)
제5 실시 형태에 따른 반도체 장치에 대해 도면을 이용해 설명한다. 도 22를 참조하여, 실리콘 산화막(10)상에는, 제2 배선층(12)의 사이를 매립하도록 SOG막(24)이 형성되어 있다. 그 SOG막(24)상에 실리콘 산화막(25)이 형성되어 있다. 그 실리콘 산화막(25)에는 CMP법에 의한 연마가 실시되고 있다. 그 실리콘 산화막(25)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 도 23을 참조하여, 제4 실시 형태에서 설명한 도 20에 도시하는 공정 후, SOG막(24)상에 CVD법에 의해 비교적 두꺼운 실리콘 산화막(25)을 형성한다.
다음에 도 24를 참조하여, 실리콘 산화막(25)에 CMP법에 의한 연마를 실시한다. 이로써, 실리콘 산화막(25)의 표면은, 웨이퍼의 전면에 걸쳐 평탄하게 된다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해, 콘탠트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 매립함과 동시에, 실리콘 산화막(25)상에 제3 배선층을 형성함으로써, 도 22에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)은 SOG막(24)에 의해 강고하게 실리콘 산화막(10)상에 고정된다. 이로써, 제2 배선층(12)의 위치 변동을 효과적으로 억제할 수 있다. 또한, SOG막(24)에 의해 웨이퍼 표면의 요철이 완화되기 때문에, 그 SOG막(24)상에 형성되는 실리콘 산화막(25)의 표면의 요철이 완화된다. 이로써, 실리콘 산화막(25)에 CMP법에 의한 연마를 실시할 때, 연마량의 오차를 억제할 수 있다. 또, SOG막(24)상에 실리콘 산화막(25)을 형성했지만, 이 외에 PSG막을 형성해도 된다.
(제6 실시 형태)
제6 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 25를 참조하여, 실리콘 산화막(10)상에는, 제2 배선층(12)을 덮도록 SOG막(26)이 형성되어 있다. 그 SOG막(26)에는 CMP법에 의한 연마가 실시되고 있다. SOG막(26)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대해서 도면을 이용해 설명한다. 도 26을 참조하여, 실리콘 산화막(10)상에 제2 배선층(12)을 형성하기까지는, 제1 실시 형태에서 설명한 도 2에서 도 5에 도시하는 공정과 마찬가지이다. 그 후, 그 제2 배선층(12)을 덮도록, 실리콘 산화막(10)상에 비교적 두꺼운 SOG막(26)을 형성한다. 그 SOG막(26)에 CMP법에 의한 연마를 실시한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해, 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 매립함과 동시에, SOG막(26)상에 제3 배선층을 형성함으로써, 도 25에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)은 비교적 두꺼운 SOG막(26)에 의해 강고하게 실리콘 산화막(10)상에 고정된다. 이 때문에, BPSG막(9)이 웨이퍼의 전면에 걸쳐 평탄인 것과 함께, 제2 배선층(12)의 위치 변동을 더 억제할 수 있다. 또한, SOG막(26)은, 연마에 의해 웨이퍼의 전면에 걸쳐 평탄하기 때문에, 치수 정밀도가 높은 제3 배선층(17)을 보다 용이하게 형성할 수 있다.
(제7 실시 형태)
제7 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 27을 참조하여, 실리콘 산화막(10)상에는, 제2 배선층(12)을 덮도록, 비교적 얇은 실리콘 산화막(27)이 형성되어 있다. 그 실리콘 산화막(27)상에는, SOG막(24)이 형성되어 있다. 그 SOG막(24)상에 BPSG막(21)이 형성되어 있다. 그 BPSG막(21)은 열처리에 의해 리플로우되어 있다. 리플로우된 BPSG막(21)상에는 실리콘산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
다음에 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 28을 참조하여, 실리콘 산화막(10)상에 제2 배선층(12)을 형성한 후, 그 제2 배선층(12)을 덮도록, CVD법에 의해 실리콘 산화막(10)상에 비교적 얇은 실리콘 산화막(27)을 형성한다. 그 실리콘 산화막(27)상에 SOG막(24)을 형성한다. 그 후, 제4 실시 형태에서 설명한 도 21에 도시하는 공정과 마찬가지의 공정을 거침으로써 도 27에 도시하는 반도체 장치를 완성한다.
상술한 제7 실시 형태에 따른 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)을 덮도록 실리콘 산화막(27)이 형성되어 있다. 이로써, 제4 실시 형태에서 설명한 제2 배선층(12)의 위치 변동로 인한 억제 효과 등에 더하여, SOG막(24)에 포함되는 수소 등의 불순물이 제2 배선층(12) 등으로 확산하는 것을 방지할 수 있다.
또, 본 실시 형태에서는, 제2 배선층(12)을 보호하는 막으로서 실리콘 산화막(27)을, 도 19에 도시하는 반도체 장치에 적용했을 경우에 대해서 설명했지만, 이 외에 도 22나 도 25에 각각 도시된 반도체 장치에 적용해도 마찬가지의 효과를 얻을 수 있다.
(제8 실시 형태)
제8 실시 형태에 따른 반도체 장치에 대해 도면을 이용해 설명한다. 도 29를 참조하여, 실리콘 산화막(8)상에 BPSG막(28)이 형성되어 있다. 그 BPSG막(28)은 열처리에 의해 리플로우되어 있다. 리플로우된 BPSG막(28)상에 실리콘 산화막(29)이 형성되어 있다. 그 실리콘 산화막(29)에는, CMP법에 의한 연마가 실시되고 있다. 그 실리콘 산화막(29)상에 제2 배선층(12)이 형성되어 있다. 그 제2 배선층(12)을 덮도록, 실리콘 산화막(29)상에 실리콘 산화막(30)이 형성되어 있다. 실리콘 산화막(30)상에 BPSG막(14)이 형성되어 있다. BPSG막(14)은 열처리에 의해 리플로우하고 있다. 리플로우한 BPSG막(14)상에 실리콘 산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 30을 참조하여 실리콘 산화막(8)을 형성하기까지는, 제1 실시 형태에서 설명한 도 2, 도 3에 도시하는 공정과 마찬가지이다. 그 후, 그 실리콘 산화막(8)상에, CVD법에 의해 막 두께가 약 300nm인 BPSG막(28)을 형성한다. 그 BPSG막(28)에, 온도 약 800℃로 열처리를 실시함으로써 BPSG막(28)을 리플로우시킨다. 리플로우한 BPSG막(28)상에, CVD법에 의해 막 두께 600nm인 실리콘 산화막(29)을 형성한다.
다음에 도 31을 참조하여, 실리콘 산화막(29)에 CMP법에 의한 연마를 실시한다. 이로써, 실리콘 산화막(29)의 표면은 웨이퍼의 전면에 걸쳐 평탄하게 된다.
다음에 도 32를 참조하여, 실리콘 산화막(29)상에 제2 배선층(12)을 형성한다. 그 제2 배선층(12)을 덮도록 실리콘 산화막(29)상에, 실리콘 산화막(30)을 형성한다. 이 실리콘 산화막(30)은, 제2 배선층(12)의 실질적인 두께 이상의 두께를 갖고 있다. 그 실리콘 산화막(30)상에, CVD법에 의해 BPSG막(14)을 형성한다. 그 BPSG막(14)에 열처리를 실시함으로써, BPSG막(14)을 리플로우시킨다. 리플로우한 BPSG막(14)상에, CVD법에 의해 실리콘 산화막(18)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 매립함과 동시에, 실리콘 산화막(18)상에 제3 배선층을 형성함으로써 도 29에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 리플로우된 BPSG막(28)은 실리콘 산화막(29)에 의해 고정된다. 게다가, 실리콘 산화막(29)에는 연마가 실시되어 있기 때문에, 웨이퍼의 전면에 걸쳐 실리콘 산화막(29)이 평탄하게 된다. 또한, 제2 배선층(12)은 실리콘 산화막(30)에 의해 강고하게 그 실리콘 산화막(29)상에 고정되어 있다. 이런 것에 의해, BPSG막(14)에 열처리를 실시하여 리플로우시킬 때, 예를 들어 BPSG막(28)을 변형하고자 해도 제2 배선층(12)의 위치 변동을 더 효과적으로 억제할 수 있다.
또한, 실리콘 산화막(29)은 리플로우된 BPSG막(28)상에 형성되어 있기 때문에, 그 표면의 요철이 완화된다. 이로써, 실리콘 산화막(29)의 연마량의 오차를 저감할 수 있다.
또, 본 실시 형태의 변형예로서, 제2 배선층(12)보다 상층인 구조로 하여,도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 27에 각각 도시된 반도체 장치의 대응하는 구조를 적용해도 제2 배선층(12)의 위치 변동의 억제 효과나 치수 정밀도가 높은 각 배선층이 얻어지는 등의 효과를 얻을 수 있다.
(제9 실시 형태)
제9 실시 형태에 따른 반도체 장치에 대해 도면을 이용해 설명한다. 도 33을 참조하여 실리콘 산화막(8)상에 BPSG막(28)이 형성되어 있다. 그 BPSG막(28)은 열처리에 의해 리플로우되어 있다. 리플로우된 BPSG막(28)상에 실리콘 산화막(10)이 형성되어 있다. 그 실리콘 산화막(10)상에 제2 배선층(12)이 형성되어 있다. 그 제2 배선층(12)을 덮도록, 실리콘 산화막(10)상에 실리콘 산화막(20)이 형성되어 있다. 그 실리콘 산화막(20)상에 BPSG막(14)이 형성되어 있다. 그 BPSG막(14)은 열처리에 의해 리플로우되어 있다. 리플로우된 BPSG막(14)상에 실리콘 산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치의 구성과 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다. 특히, 본 실시 형태에 따른 반도체 장치는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치의 BPSG막(9)에 실시되는 CMP법에 의한 연마를 생략한 구조와 마찬가지이다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 34를 참조하여, 실리콘 산화막(8)을 형성하기까지는 제1 실시 형태에서 설명한 도 2에 도시하는 공정과 마찬가지이다. 그 실리콘 산화막(8)상에, CVD법에 의해막 두께가 약 600nm인 BPSG막(28)을 형성한다. 그 BPSG막(28)에, 온도 800℃에서 열처리를 실시함으로써, BPSG막(28)을 리플로우시킨다.
다음에 도 35를 참조하여, 리플로우한 BPSG막(28)상에, CVD법에 의해 막 두께가 100nm인 실리콘 산화막(10)을 형성한다. 그 실리콘 산화막(10)상에 제2 배선층(12)을 형성한다. 그 제2 배선층(12)을 덮도록, 실리콘 산화막(10)상에, CVD법에 의해 실리콘 산화막(20)을 형성한다. 실리콘 산화막(20)은 제2 배선층(12)의 실질적인 두께 이상의 두께를 갖고 있다.
다음에 도 36을 참조하여, 실리콘 산화막(20)상에, CVD법에 의해 막 두께가 약 1000nm인 BPSG막(14)을 형성한다. 그 BPSG막(14)에 열처리를 실시함으로써, BPSG막(14)을 리플로우시킨다. 이 때, 리플로우된 BPSG막(14)에, RIE법 또는 불소산 수용액에 의한 에칭을 실시함으로써, BPSG막(14)의 평탄성을 향상시켜도 된다. 또한, 리플로우한 BPSG막(14)에, CMP법에 의한 연마를 실시하여 평탄성을 확보해도 된다. 그 후, BPSG막(14)상에, CVD법에 의해 실리콘 산화막(18)을 형성한다. 소정의 포토리소그래피법 및 RIE법에 의해, 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 매립함과 동시에, 실리콘 산화막(18)상에 제3 배선층을 형성함으로써, 도 33에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 실리콘 산화막(20)에 의해, 제2 배선층(12)이 실리콘 산화막(10)상에 강고하게 고정된다. 이로써, BPSG막(14)을 리플로우시킬 때의 열처리에 의해, 예를 들어 BPSG막(28)을변형하고자 해도 제2 배선층(12)의 위치 변동을 억제할 수 있다.
또, 본 실시 형태에 따른 반도체 장치의 변형예로서, 제2 배선층(12)보다 상층의 구조로 하여, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 27에 각각 도시된 반도체 장치의 대응하는 구조를 적용해도 제2 배선층(12)의 위치 변동 억제의 효과나 치수 정밀도가 높은 각 배선층이 형성되는 효과 등을 얻을 수 있다.
(제10 실시 형태)
제10 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 37을 참조하여, 실리콘 산화막(8)상에는 PSG막(33)이 형성되어 있다. 그 PSG막(33)상에 실리콘 산화막(34)이 형성되어 있다. 그 실리콘 산화막(34)은, CMP법에 의한 연마가 실시되어 있다. 그 실리콘 산화막(34)상에 제2 배선층(12)이 형성되어 있다. 제2 배선층(12)을 덮도록 실리콘 산화막(34)상에 실리콘 산화막(30)이 형성되어 있다. 그 실리콘 산화막(30)은 제2 배선층(12)의 실질적인 두께 이상의 두께를 갖고 있다. 그 실리콘 산화막(30)상에 BPSG막(21)이 형성되어 있다. 그 BPSG막(21)은, 열처리에 의해 리플로우되어 있다. 그 BPSG막(21)상에 실리콘 산화막(18)이 형성되어 있다. 그 실리콘 산화막(18)상에 제3 배선층(17)이 형성되어 있다. 이 이외의 구성에 대해서는, 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치의 구성과 마찬가지이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 38을 참조하여, 실리콘 산화막(8)을 형성하기까지는, 제1 실시 형태에서 설명한도 2에 도시하는 공정과 마찬가지이다. 그 후, 그 실리콘 산화막(8)상에, CVD법에 의해 막 두께가 약 600nm인 PSG막(33)을 형성한다. 그 PSG막(33)상에, 비교적 두꺼운 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막에, CMP법에 의한 연마를 실시한다. 이로써, 실리콘 산화막(34)은 웨이퍼의 전면에 걸쳐 평탄하게 된다.
다음에 도 39를 참조하여, 실리콘 산화막(34)상에 제2 배선층(12)을 형성한다. 그 제2 배선층(12)을 덮도록 실리콘 산화막(34)상에, CVD법에 의해 실리콘 산화막(30)을 형성한다. 그 실리콘 산화막(30)상에, CVD법에 의해 BPSG막(21)을 형성한다. 그 BPSG막(21)에, 온도 약 800℃에서 열처리를 실시함으로써, BPSG막(21)을 리플로우시킨다. 그 후, 필요에 따라 리플로우된 BPSG막(21)을 RIE법 또는 불소산 수용액에 의한 에칭을 실시함으로써, 더 BPSG막(21)을 평탄화해도 된다. 또한, 리플로우된 BPSG막(21)에, CMP법에 의한 연마를 실시해도 된다. 그 BPSG막(21)상에, CVD법에 의해 막 두께가 약 100nm인 실리콘 산화막(18)을 형성한다. 그 후, 소정의 포토리소그래피법 및 RIE법에 의해 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 매립함과 동시에, 실리콘 산화막(18)상에 제3 배선층을 형성함으로써, 도 37에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)보다 하층에서, PSG막(35) 및 실리콘 산화막(36) 등이 형성되고, BPSG막은 형성되어 있지 않다. 이 때문에, BPSG막(21)을 리플로우시키기 위해 열 처리를실시해도 PSG막(35), 실리콘 산화막(36) 등이 변형하는 일이 없어, 제2 배선층(12)의 위치 변동을 용이하게 없앨 수 있다.
또, 본 실시 형태의 반도체 장치의 변형예로서, 제2 배선층(12)보다 상층의 구조로 하여, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 27에 각각 도시된 반도체 장치의 대응하는 구조를 적용해도 마찬가지의 효과가 얻어진다.
(제11 실시 형태)
제11 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 40을 참조하여, 실리콘 산화막(8)상에 SOG막(35)이 형성되어 있다. 그 SOG막(35)상에 실리콘 산화막(36)이 형성되어 있다. 그 실리콘 산화막(36)에는, CMP법에 의해 연마가 실시되어 있다. 이 이외의 구성에 대해서는, 제11 실시 형태에서 설명한 도 37에 도시하는 반도체 장치와 마찬가지이기 때문에 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 41을 참조하여, 실리콘 산화막(8)을 형성하기까지는, 제1 실시 형태에서 설명한 도 2에 도시하는 공정과 마찬가지이다. 그 실리콘 산화막(8)상에, 막 두께가 600nm인 SOG막(35)을 형성한다. 그 SOG막(35)상에, CVD법에 의해 비교적 두꺼운 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막에, CMP법에 의한 연마를 실시함으로써, 실리콘 산화막(36)을 형성한다. 이로써, 실리콘 산화막(36)은 웨이퍼 전면에 걸쳐 평탄하게 된다.
다음에, 도 42를 참조하여, 실리콘 산화막(36)상에 제2 배선층(12)을 형성한다. 그 제2 배선층(12)을 덮도록 실리콘 산화막(36)상에 실리콘 산화막(30)을 형성한다. 그 실리콘 산화막(30)상에, CVD법에 의해 BPSG막(21)을 형성한다. 그 BPSG막(21)에 열처리를 실시함으로써, BPSG막(21)을 리플로우시킨다. 리플로우한 BPSG막(21)상에, CVD법에 의해 실리콘 산화막(18)을 형성한다. 소정의 리소그래피법 및 RIE법에 의해, 콘택트홀(15a, 15b, 15c, 15d)을 형성한다. 그 콘택트홀(15a, 15b, 15c, 15d)에 텅스텐 등의 플러그를 매립함과 동시에, 실리콘 산화막(18)상에 제3 배선층을 형성함으로써, 도 40에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에서는, 특히 다음과 같은 효과가 얻어진다. 제2 배선층(12)보다 아래쪽의 층에는, 실리콘 배선막(36) 및 SOG막(35) 등이 형성되고, BPSG막은 형성되어 있지 않다. 이 때문에, BPSG막(21)을 리플로우시키기 위해 열처리를 실시해도 실리콘 산화막(36), SOG막(35) 등이 변형하는 일은 없다. 이로써, 제2 배선층(12)의 위치 변동을 용이하게 없앨 수 있다.
또한, 실리콘 산화막(36)은 SOG막(35)상에 형성되어 있다. 이 때문에, 연마를 실시하기 전의 실리콘 산화막(36)의 표면의 요철이 완화된다. 이로써, 실리콘 산화막(36)을 연마할 때의 연마량의 오차를 저감할 수 있다.
또, 본 실시 형태의 반도체 장치의 변형예로서, 제2 배선층(12)보다 상층인 구조로 하여, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 27에 각각 도시된 반도체 장치의 대응하는 구조를 적용해도 마찬가지의 효과가 얻어진다.
(제12 실시 형태)
제12 실시 형태에 따른 반도체 장치에 대해서 도면을 이용해 설명한다. 도 43을 참조하여, 실리콘 반도체 기판(1)의 표면 및 게이트 전극부(5)의 양 측면상에 실리콘 산화막(37)이 형성되어 있다. 게이트 전극부(5)의 양 측면에 형성된 실리콘 산화막(37)상에 측벽 절연막(7)이 형성되어 있다. 이 이외의 구성에 대해서는 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치의 구성과 마찬가지이기 때문에 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 44를 참조하여, 제1 실시 형태에서 설명한 도 2에 도시하는 공정과 마찬가지로 하여, 실리콘 반도체 기판(1)상에 게이트 전극부(5) 및 불순물 확산층(6a, 6b, 6c, 6d) 등을 형성한다. 그 후, 열산화법에 의해, 게이트 전극부(5)의 양 측면상 및 불순물 확산층(6a, 6b, 6c, 6d)상에 실리콘 산화막(37)을 형성한다. 그 실리콘 산화막(37)상에 CVD법에 의해 막 두께가 10∼50nm인 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막에, RIE법에 의한 에칭을 실시함으로써, 측벽 절연막(7)을 각각 형성한다. 그 후, 제1 실시 형태에서 설명한 도 2에서 도 8에 도시하는 공정을 거침으로써, 도 43에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에 의하면, 제1 실시 형태에서 설명한 효과에 더하여, 실리콘 산화막(37)에 의해, BPSG막(9)에 포함되는 붕소이나 인이 실리콘 반도체 기판(1)으로 확산하는 것을 방지할 수 있다. 이로써, 예를 들어 불순물 확산층(6a, 6b, 6c, 6d)의 불순물 농도가 변동하는 것을 억제할 수 있다.
그런데, 콘택트홀(11b, 15b, 15c) 등을 형성할 때, 게이트 전극부(5)를 에칭하지 않도록 셀프얼라인 콘택트법에 의해, 콘택트홀을 형성하는 것이 있다. 이 경우에는, 게이트 전극부(5)의 양 측면상에 형성되는 절연막으로서, 실리콘 산화막과 실리콘 질화막의 적층 구조가 적용된다. 상술한 반도체 장치의 경우, 그 실리콘 산화막으로서 실리콘 산화막(37)을 적용하고, 측벽 절연막(7)에 실리콘 질화막을 적용함으로써, 셀프얼라인 콘택트법에 의한 콘택트홀의 형성이 가능하게 된다.
또, 본 실시 형태에 따른 반도체 장치의 변형예로서 게이트 전극부(5)보다 상층의 구조로 하여, 상술한 각 실시 형태에서의 반도체 장치의 각각 대응하는 구조를 적용해도 된다.
(제13 실시 형태)
제13 실시 형태에 따른 반도체 장치에 대해 도면을 이용해 설명한다. 도 45를 참조하여 실리콘 반도체 기판(1)에 형성된 불순물 확산층(6a, 6b, 6c, 6d)상에 실리콘 산화막(38)이 형성되어 있다. 그 실리콘 산화막(38) 및 게이트 전극부(5)상에 BPSG막(9)이 형성되어 있다. 이 이외의 구성에 대해서는 제1 실시 형태에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지의 구성이기 때문에, 동일 부재에는 동일 부호를 붙이고 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 도면을 이용해 설명한다. 도 46을 참조하여 제1 실시 형태에서 설명한 도 2에 도시하는 공정과 마찬가지로 하여, 실리콘 반도체 기판(1)상에 게이트 전극부(5), 측벽 절연막(7) 및 불순물 확산층(6a, 6b, 6c, 6d) 등을 형성한다. 그 후, 열산화법에 의해 불순물 확산층(6a, 6b, 6c, 6d)상에 실리콘 산화막(38)을 형성한다. 그 후, 제1 실시 형태에서 설명한 도 2에서 도 8에 도시하는 공정과 마찬가지의 공정을 거침으로써 도 45에 도시하는 반도체 장치를 완성한다.
상술한 반도체 장치에 의하면, 제1 실시 형태에서 설명한 효과에 더하여 실리콘 산화막(38)에 의해 BPSG막(9)에 포함되는 붕소이나 인이 실리콘 반도체 기판(1)으로 확산하는 것을 방지할 수 있다. 이로써, 예를 들어 불순물 확산층(6a, 6b, 6c, 6d)의 불순물 농도가 변동하는 것을 억제할 수 있다. 또한, 도 46에 도시하는 공정에서, 게이트 전극부(5)를 덮도록 실리콘 산화막(38)상에 더 도 1에 도시하는 실리콘 산화막(8)을 형성함으로써, 붕소이나 실리콘 반도체 기판(1)으로 확산하는 것을 더 효과적으로 방지할 수 있다.
또, 본 실시 형태에 따른 반도체 장치의 변형예로서, 게이트 전극부(5)보다 상층의 구조로 하여, 상술한 각 실시 형태에서의 반도체 장치의 각각 대응하는 구조를 적용해도 된다.
상술한 각 실시 형태에서 나타낸 분리 산화막, 실리콘 산화막, 실리콘 질화막, 각 배선층, 플러그 등의 형성 방법은 일례이고, 다른 적당한 방법을 이용해 형성해도 된다. 또한, 플러그의 재질로서, 다결정 실리콘막이나 텅스텐을 예로 들었지만, 이 외에 알루미늄이나 동을 적용해도 된다. 또한, 열처리를 실시함으로써 리플로우시켜 표면을 평탄화하는 막으로서, BPSG막을 적용했지만, 이 외에 인, 붕소 및 비소 등의 적어도 하나의 불순물을 함유하는 실리콘 산화막을 적용해도 된다. 또한, 실리콘 산화막이 연화하는 온도를 내리는 불순물이면, 이들의 불순물에 한정되지 않는다.
본 발명의 제1 국면에서의 반도체 장치에 의하면, 제1 층간 절연막의 표면은 웨이퍼 전면에 걸쳐 평탄하게 된다. 이로써, 제1 층간 절연막상에 치수 정밀도가 높은 제2 배선층을 용이하게 형성할 수 있다. 또한, 제1 층간 절연막의 표면이 웨이퍼 전면에 걸쳐 평탄하기 때문에, 그 표면에 요철이 있을 경우와 비교하면, 제1 층간 절연막의 변형이 방지된다. 이로써, 제2 배선층이 하지의 제1 층간 절연막의 변형에 수반하여 이동하는 제2 배선층의 위치 변동을 억제할 수 있다. 이들의 결과, 보다 집적도가 높은 반도체 장치가 얻어진다.
바람직하게는, 제1 층간 절연막은 소정의 불순물을 포함하여 리플로우된 불순물 첨가 절연막을 포함하고, 그 리플로우된 불순물 첨가 절연막이 연마된 면을 갖고 있음으로써, 불순물 첨가 절연막에 연마를 실시할 때 웨이퍼 면 내에서의 연마량의 오차 및 웨이퍼 면 내의 불순물 첨가 절연막의 막 두께의 오차를 저감할 수 있다.
본 발명의 다른 국면에서의 반도체 장치에 의하면, 제1 층간 절연막의 표면은 국소적으로 평탄하게 된다. 이로써, 제1 층간 절연막상에 치수 정밀도가 높은 제2 배선층을 용이하게 형성할 수 있다. 또한, 제2 배선층은 배선 피복 절연막에 의해 보다 강고하게 제1 절연막상에 고정된다. 이로써, 그 후의 제조 공정에서의 열에 의해, 예를 들어 불순물 첨가 절연막이 리플로우를 일으켜 변형하고자 해도 제2 배선층이 불순물 첨가 절연막의 변형에 수반하여 이동하는 제2 배선층의 위치 변동을 억제할 수 있다. 이들의 결과, 보다 집적도가 높은 반도체 장치가 얻어진다.

Claims (3)

  1. 주표면을 갖는 반도체 기판;
    상기 반도체 기판상에 형성된 제1 배선층;
    상기 제1 배선층을 덮도록, 상기 반도체 기판상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막상에 형성된 제2 배선층; 및
    상기 제2 배선층을 덮도록, 상기 제1 층간 절연막상에 형성된 제2 층간 절연막
    을 구비하고,
    상기 제1 층간 절연막은 소정의 불순물을 포함하여 리플로우된 불순물 첨가 절연막을 포함하고,
    상기 제2 층간 절연막은 상기 제2 배선층을 고정 유지할 수 있는 두께를 갖고 상기 제2 배선층을 덮는 배선 피복 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 층간 절연막은 연마된 상면을 갖거나 또는 상기 제1 층간 절연막에는 연마된 상면을 갖는 막이 적층된 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 층간 절연막은 소정의 불순물을 포함하여 리플로우된 불순물 첨가 절연막을 포함하되, 리플로우된 상기 불순물 첨가 절연막이 상기 연마된 상면을 갖는 것을 특징으로 하는 반도체 장치.
KR1019990004333A 1998-06-03 1999-02-08 반도체 장치 KR100326220B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10154384A JPH11345877A (ja) 1998-06-03 1998-06-03 半導体装置
JP1998-154384 1998-06-03

Publications (2)

Publication Number Publication Date
KR20000005585A KR20000005585A (ko) 2000-01-25
KR100326220B1 true KR100326220B1 (ko) 2002-02-27

Family

ID=15582967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990004333A KR100326220B1 (ko) 1998-06-03 1999-02-08 반도체 장치

Country Status (4)

Country Link
US (2) US6207987B1 (ko)
JP (1) JPH11345877A (ko)
KR (1) KR100326220B1 (ko)
TW (1) TW434746B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345877A (ja) * 1998-06-03 1999-12-14 Mitsubishi Electric Corp 半導体装置
JP2000208728A (ja) * 1999-01-18 2000-07-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4363716B2 (ja) * 1999-06-25 2009-11-11 株式会社東芝 Ｌｓｉの配線構造の設計方法
JP2001127169A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100353531B1 (ko) * 1999-11-04 2002-09-19 주식회사 하이닉스반도체 연결 배선과 금속 전극의 쇼트를 방지하는 반도체 소자의제조 방법
KR20010061785A (ko) * 1999-12-29 2001-07-07 박종섭 연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법
US6541866B1 (en) * 2001-02-07 2003-04-01 Advanced Micro Devices, Inc. Cobalt barrier for nickel silicidation of a gate electrode
US20030222320A1 (en) * 2002-05-31 2003-12-04 Junichi Nozaki Prevention of defects in forming a metal silicide layer
KR100481864B1 (ko) * 2002-10-29 2005-04-11 삼성전자주식회사 반도체 소자의 형성방법
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
US6979849B2 (en) * 2003-12-31 2005-12-27 Micron Technology, Inc. Memory cell having improved interconnect

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106326A (ja) * 1993-10-05 1995-04-21 Nec Corp 半導体装置の製造方法
JPH07169833A (ja) * 1993-12-14 1995-07-04 Nec Corp 半導体装置及びその製造方法
JPH0936229A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH09162144A (ja) * 1995-12-05 1997-06-20 Toshiba Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851108A (ja) 1994-05-31 1996-02-20 Kawasaki Steel Corp 半導体装置およびその製造方法
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
KR0170312B1 (ko) * 1995-06-23 1999-02-01 김광호 고집적 dram 셀 및 그 제조방법
US5550076A (en) * 1995-09-11 1996-08-27 Vanguard International Semiconductor Corp. Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby
US5792707A (en) * 1997-01-27 1998-08-11 Chartered Semiconductor Manufacturing Ltd. Global planarization method for inter level dielectric layers of integrated circuits
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
JP3102409B2 (ja) * 1998-04-30 2000-10-23 日本電気株式会社 配線の形成方法及びプラズマアッシング装置
JPH11345877A (ja) * 1998-06-03 1999-12-14 Mitsubishi Electric Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106326A (ja) * 1993-10-05 1995-04-21 Nec Corp 半導体装置の製造方法
JPH07169833A (ja) * 1993-12-14 1995-07-04 Nec Corp 半導体装置及びその製造方法
JPH0936229A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH09162144A (ja) * 1995-12-05 1997-06-20 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20000005585A (ko) 2000-01-25
US6207987B1 (en) 2001-03-27
US6368956B2 (en) 2002-04-09
TW434746B (en) 2001-05-16
JPH11345877A (ja) 1999-12-14
US20010009304A1 (en) 2001-07-26

Similar Documents

Publication Publication Date Title
KR100564188B1 (ko) 반도체집적회로장치및그제조방법
KR100826335B1 (ko) 반도체장치 및 그 제조방법과 설계방법
JP3251867B2 (ja) 半導体ウエハの層間スタッド形成方法
US6171951B1 (en) Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening
KR100326220B1 (ko) 반도체 장치
US6642093B2 (en) Method for manufacturing a semiconductor device
JPH11243150A (ja) 半導体装置の製造方法
JP4260275B2 (ja) 半導体装置及びその製造方法
US20030082868A1 (en) Integrated circuitry
KR101032115B1 (ko) 반도체 소자의 플러그 형성방법
JPH11111843A (ja) 半導体集積回路装置およびその製造方法
US20030176036A1 (en) Method of manufacturing MOS semiconductor device having PIP capacitor
KR100513371B1 (ko) 반도체소자의 층간절연막 형성방법_
JPH09321249A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
JP4379245B2 (ja) 半導体装置の製造方法
KR100248357B1 (ko) 반도체소자의 평탄화방법
KR100643485B1 (ko) 반도체 소자 제조방법
KR20030058634A (ko) 반도체소자의 제조방법
KR100702837B1 (ko) 반도체소자 제조방법
KR19980060885A (ko) 반도체 소자의 제조방법
JPH06140391A (ja) 半導体装置の製造方法
KR20030001972A (ko) 반도체 소자의 제조방법
KR19980045336A (ko) 반도체 소자의 콘택홀 형성방법
JPH11261003A (ja) 半導体装置及びその製造方法
KR20030049779A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080205

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee