KR20030049779A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20030049779A KR20030049779A KR1020010080092A KR20010080092A KR20030049779A KR 20030049779 A KR20030049779 A KR 20030049779A KR 1020010080092 A KR1020010080092 A KR 1020010080092A KR 20010080092 A KR20010080092 A KR 20010080092A KR 20030049779 A KR20030049779 A KR 20030049779A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- material layer
- conductive material
- semiconductor device
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000002955 isolation Methods 0.000 claims abstract description 49
- 239000004020 conductor Substances 0.000 claims abstract description 34
- 238000005498 polishing Methods 0.000 claims abstract description 15
- 239000000126 substance Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막을 형성한 후 소자 분리막의 돌출부를 제거하여 단차를 완화시키는 과정에서, 워드 라인을 형성하기 위한 전도성 물질층을 먼저 형성한 후 소자 분리막의 돌출부와 전도성 물질층의 표면을 함께 연마하여 단차를 완화시킴과 동시에 모우트가 발생되는 것을 방지함으로써 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자 분리막의 상부 가장자리에 모우트(Moat)가 형성되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 열산화 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성한다. 그러나, 소자 분리막을 STI 구조로 형성할 경우 소자 분리막의 상부 가장 자리가 식각되어 모우트가 형성되는 문제점이 있다.
DRAM 이나 SRAM 소자를 제조하는 과정에서, 소자 분리막에 모우트가 형성되면 워드 라인을 형성하기 위한 전도성 물질이 모우트에까지 매립되어 기생 트랜지스터가 형성되거나, 모우트에 이물질이 잔류하여 소자의 전기적 특성을 저하시키는문제점이 발생된다.
이하, 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)의 전체 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 이후 패드 질화막(13) 상부에 소자 분리막이 형성될 영역이 정의된 포토레지스트 패턴(14)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(13)이 노출된다.
도 1b를 참조하면, 식각 공정을 통해 패드 질화막(13) 및 패드 산화막(12)을 제거한 후 노출된 반도체 기판(11)을 소정 깊이까지 식각하여 트렌치(15)를 형성한다. 이후, 포토레지스트 패턴(14)을 제거한다.
도 1c를 참조하면, 트렌치(15)가 충분히 매립되도록 전체 상부에 절연물질층을 형성한다. 이후 화학적 기계적 연마를 실시하여 패드 질화막(13) 상부의 절연물질층을 제거한다. 이로써, 트렌치(15)에만 절연물질층이 잔류되어, 절연물질층으로 이루어진 STI 구조의 소자 분리막(16)이 형성된다. 이때, 절연물질층을 충분히 제거하기 위하여 화학적 기계적 연마를 과도하게 진행한다. 이로 인하여, 패드 질화막(13)의 상부가 소정의 두께만큼 제거된다.
도 1d를 참조하면, 패드 질화막(13) 및 패드 산화막(12)을 제거한다. 패드 질화막(13) 및 패드 산화막(12)이 제거되면, 패드 질화막(13) 및 패드 산화막(12)의 두께에 해당하는 만큼 소자 분리막(16)의 상부가 반도체 기판(11)의 표면으로부터 돌출되어 단차가 발생된다. 이러한 단차를 제거하기 위하여 소자 분리막(16)의 상부를 식각 공정이나 화학적 기계적 연마를 실시한다. 이로써, 소자 분리막(16)의 상부 표면의 높이는 반도체 기판(11)의 표면 높이와 동일해진다.
이때, 소자 분리막(16)의 상부 가장자리에는 모우트(16)가 발생된다.
도 1e를 참조하면, SRAM이나 DRAM의 워드 라인을 형성하기 위하여 전체 상부에 산화막과 전도성 물질층을 순차적으로 형성한 후 워드 라인 마스크를 이용한 식각 공정으로 전도성 물질층 및 산화막을 패터닝하여 산화막으로 이루어진 게이트 산화막(17)과 전도성 물질층으로 이루어진 워드 라인(18)을 형성한다. 이후 소정의 이온 주입 공정을 통해 소오스/드레인(도시되지 않음)을 형성한다.
이때, 전도성 물질층을 패터닝하는 과정에서 완전히 제거되지 않은 전도성 물질층이나 이물질(18a)이 모우트(16a)에 잔류된다. 이러한 이물질(18a)은 후속 공정에서 상부에 형성되는 요소의 증착 특성을 저하시키거나, 전기적인 단락을 유발하여 공정의 신뢰성 및 소자의 전기적 특성을 저하시킨다.
또한, 소자 분리막(16)과 워드 라인(18)이 중첩되는 영역에서는 워드 라인(18)이 모우트(16a)에까지 매립되어, 모우트(16a)의 측벽을 따라 비정상적인 기생 트랜지스터(19)가 형성된다. 이로 인하여, 누설 전류가 발생되고, 소자의 오동작을 유발한다.
상기와 같이, 소자 분리막을 형성하는 과정에서 모우트가 발생되면, 공정의 신뢰성 및 소자의 전기적 특성을 저하시키며, 심한 경우에는 소자의 불량이 발생되어 수율이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리막을 형성한 후 소자 분리막의 돌출부를 제거하여 단차를 완화시키는 과정에서 워드 라인을 형성하기 위한 전도성 물질층을 먼저 형성한 후 소자 분리막의 돌출부와 전도성 물질층의 표면을 함께 연마하여 단차를 완화시킴과 동시에 모우트가 발생되는 것을 방지함으로써 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 반도체 기판12, 22 : 패드 산화막
13, 23 : 패드 질화막14, 24 : 포토레지스트 패턴
15, 25 : 트렌치16, 26 : 소자 분리막
16a : 모우트26a : 소자 분리막의 상부 가장자리
17, 27 : 게이트 산화막18a : 이물질
28a : 제 1 전도성 물질층28b : 제 2 전도성 물질층
29 : 금속층18, 30 : 워드 라인
19 : 기생 트랜지스터
본 발명에 따른 반도체 소자의 제조 방법은 소정 영역에 STI 구조의 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 전체 상부에 게이트 산화막 및 제 1 전도성 물질층을 형성하는 단계와, 화학적 기계적 연마를 실시하여 소자 분리막의 돌출부에 의한 단차를 완화시키는 단계와, 전체 상부에 제 2 전도성 물질층 및 금속층을 순차적으로 형성하는 단계와, 워드 라인 마스크를 이용한 식각 공정으로 금속층, 제 2 전도성 물질층, 제 1 전도성 물질층 및 게이트 산화막을 패터닝하는 단계와, 소정 영역에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, STI 소자 분리막은 STI 하드 마스크층을 이용한 식각 공정으로 반도체 기판의 소정 영역에 트렌치를 형성하는 단계와, 전체 상부에 절연물질층을 형성하는 단계와, 화학적 기계적 연마를 실시하여 STI 하드 마스크층 상부의 절연물질층을 제거하는 단계와, STI 하드 마스크층을 제거하는 단계에 의해 형성된다.
STI 하드 마스크층은 패드 산화막 및 패드 질화막이 적층된 구조로 형성된다.
이하, 첨부된 도면을 참조하면 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)의 전체 상부에 STI 하드 마스크층으로 패드 산화막(22) 및 패드 질화막(23)을 순차적으로 형성한다. 이후 패드 질화막(23) 상부에 소자 분리막이 형성될 영역이 정의된 포토레지스트 패턴(24)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(23)이 노출된다.
상기에서, 패드 산화막(22)은 50 내지 1000Å의 두께로 형성되며, 패드 질화막(23)은 50 내지 5000Å의 두께로 형성된다.
도 2b를 참조하면, 식각 공정을 통해 패드 질화막(23) 및 패드 산화막(22)을 제거한 후 노출된 반도체 기판(21)을 소정 깊이까지 식각하여 트렌치(25)를 형성한다. 이후, 포토레지스트 패턴(24)을 제거한다.
도 2c를 참조하면, 트렌치(25)가 충분히 매립되도록 전체 상부에 절연물질층을 형성한다. 이후 화학적 기계적 연마를 실시하여 패드 질화막(23) 상부의 절연물질층을 제거한다. 이로써, 트렌치(25)에만 절연물질층이 잔류되어, 절연물질층으로 이루어진 STI 구조의 소자 분리막(26)이 형성된다. 여기서, 절연물질층을 충분히 제거하기 위하여 화학적 기계적 연마를 과도하게 진행한다. 이로 인하여, 패드 질화막(23)의 상부가 소정의 두께만큼 제거된다. 이때, 패드 질화막(23)은 100 내지 5000Å의 두께로 잔류된다.
절연물질층은 PSG, USG, TEOS, O3-TEOS 및 HDP 중 어느 하나로 형성되며, 500 내지 10000Å의 두께로 형성된다.
도 1d를 참조하면, 패드 질화막(23) 및 패드 산화막(22)을 제거한다. 패드 질화막(23) 및 패드 산화막(22)이 제거되면, 패드 질화막(23) 및 패드 산화막(22)의 두께에 해당하는 만큼 소자 분리막(26)의 상부가 반도체 기판(21)의 표면으로부터 돌출되어 단차가 발생된다. 전체 상부에 게이트 산화막(27)을 형성한 후 단차에 해당하는 두께로 전체 상부에 제 1 전도성 물질층(28a)을 형성한다. 제 1 전도성 물질층(28a)은 폴리실리콘층으로 이루어지며, 50 내지 4000Å의 두께로 형성된다.
도 2e를 참조하면, 소자 분리막(26)에 의한 단차를 완화시키기 위하여 화학적 기계적 연마를 실시하여 소자 분리막(26)의 돌출부를 소정 두께만큼 제거한다. 이때, 주변의 제 1 전도성 물질층(28a)도 함께 연마되어 소자 분리막(26)의 높이와 같은 높이로 낮아진다.
상기에서, 화학적 기계적 연마는 소자 분리막(26)의 돌출부와 반도체 기판(21)의 단차가 50 내지 2000Å이 되도록 실시한다.
도 2f를 참조하면, 화학적 기계적 연마에 의해 낮아진 제 1 전도성 물질층(28a)의 높이를 보상하기 위하여 전체 상부에 제 2 전도성 물질층(28b) 및 금속층(29)을 형성한다. 이후 워드 라인 마스크를 이용한 식각 공정으로 금속층(29), 제 2 및 제 1 전도성 물질층(28b 및 28a)과 게이트 산화막(27)을 패터닝하여 금속층(29), 제 1 및 제 2 전도성 물질층(28a 및 28b)으로 이루어진 워드 라인(30)을 형성한다. 이후 소정의 이온 주입 공정을 통해 소오스/드레인(도시되지 않음)을 형성한다. 이때, 소자 분리막(26)의 상부가 일정 높이만큼 돌출되지만, 도 2e에서 실시한 화학적 기계적 연마 공정에 의해 소자 분리막(26)의 상부가 상당 부분 제거되므로 단차는 크지 않다.
상기에서, 제 2 전도성 물질층(28b)은 폴리실리콘층으로 형성한다. 금속층(29)은 텅스텐 실리사이드층, 텅스텐, 구리 등으로 이루어지며, 50 내지 2000Å의 두께로 형성된다.
상기에서와 같이, 워드 라인(30)을 형성하므로써, 소자 분리막(26)이 상부 가장지리(26a)는 모우트가 형성되지 않는다.
상술한 바와 같이, 본 발명은 워드 라인을 형성하기 위한 전도성 물질층과 소자 분리막을 함께 연마하여 단차를 완화시킴으로써, 소자 분리막의 상부 가장자리에 모우트가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.
Claims (12)
- 소정 영역에 STI 구조의 소자 분리막이 형성된 반도체 기판이 제공되는 단계와,전체 상부에 게이트 산화막 및 제 1 전도성 물질층을 형성하는 단계와,화학적 기계적 연마를 실시하여 상기 소자 분리막의 돌출부에 의한 단차를 완화시키는 단계와,전체 상부에 제 2 전도성 물질층 및 금속층을 순차적으로 형성하는 단계와,워드 라인 마스크를 이용한 식각 공정으로 상기 금속층, 상기 제 2 전도성 물질층, 상기 제 1 전도성 물질층 및 상기 게이트 산화막을 패터닝하는 단계와,소정 영역에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 STI 소자 분리막은 STI 하드 마스크층을 이용한 식각 공정으로 반도체 기판의 소정 영역에 트렌치를 형성하는 단계와,전체 상부에 절연물질층을 형성하는 단계와,화학적 기계적 연마를 실시하여 상기 STI 하드 마스크층 상부의 상기 절연물질층을 제거하는 단계와,상기 STI 하드 마스크층을 제거하는 단계에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 STI 하드 마스크층은 패드 산화막 및 패드 질화막이 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 패드 산화막은 50 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 패드 질화막은 50 내지 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항 또는 제 5 항에 있어서,상기 패드 질화막은 상기 화학적 기계적 연마에 의해 100 내지 5000Å의 두께로 잔류되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 절연물질층은 PSG, USG, TEOS, O3-TEOS 및 HDP 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항 또는 제 7 항에 있어서,상기 절연물질층은 500 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 전도성 물질층은 폴리실리콘층으로 이루어지며, 50 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마는 상기 소자 분리막의 돌출부와 상기 반도체 기판의 단차가 50 내지 2000Å이 되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도성 물질층은 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐 실리사이드층, 텅스텐, 구리 등으로 이루어지며, 50 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010080092A KR20030049779A (ko) | 2001-12-17 | 2001-12-17 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010080092A KR20030049779A (ko) | 2001-12-17 | 2001-12-17 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030049779A true KR20030049779A (ko) | 2003-06-25 |
Family
ID=29575576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010080092A KR20030049779A (ko) | 2001-12-17 | 2001-12-17 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030049779A (ko) |
-
2001
- 2001-12-17 KR KR1020010080092A patent/KR20030049779A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7148113B2 (en) | Semiconductor device and fabricating method thereof | |
| US10763264B2 (en) | Method for forming dynamic random access memory structure | |
| JP5163959B2 (ja) | 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法 | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| US7691706B2 (en) | Method of fabricating a semiconductor device | |
| KR100731096B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| US20080213967A1 (en) | Trench capacitor and method for manufacturing the same | |
| KR20100008942A (ko) | 반도체 소자 및 그 제조 방법 | |
| US20020190316A1 (en) | Semiconductor device with borderless contact structure and method of manufacturing the same | |
| CN113611703B (zh) | 制造半导体结构的方法 | |
| US7122850B2 (en) | Semiconductor device having local interconnection layer and etch stopper pattern for preventing leakage of current | |
| KR100394524B1 (ko) | 반도체소자의 제조방법 | |
| KR20030049779A (ko) | 반도체 소자의 제조 방법 | |
| KR100289663B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR100524918B1 (ko) | 반도체 장치의 배선 구조체 제조 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| JP4033728B2 (ja) | コンタクトホール形成方法 | |
| US8093678B2 (en) | Semiconductor device and method of fabricating the same | |
| KR20050002075A (ko) | 반도체소자 제조 방법 | |
| KR100305018B1 (ko) | 반도체소자의 소자분리방법 | |
| KR20030058634A (ko) | 반도체소자의 제조방법 | |
| KR100258202B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20030001972A (ko) | 반도체 소자의 제조방법 | |
| KR20030090840A (ko) | 디램소자의 소자분리구조 및 그의 제조방법 | |
| KR20040057609A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |