KR19980045336A - 반도체 소자의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 콘택홀 형성 방법은 소자 분리막이 형성된 반도체 기판을 제공하는 단계; 활성 영역 및 소자 분리막 상에 각각 게이트 전극을 형성하는 단계; 활성영역 상의 게이트 전극 양측에 불순물 영역을 형성하는 단계; 전체 상부에 절연막을 형성하는 단계; 소자 분리막 상부의 절연막 상에 더미 패턴을 형성하는 단계; 전체 상부에 평탄화용 산화막을 형성하는 단계; 및 불순물 영역 및 소자 분리막의 게이트 전극을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택홀 형성방법

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 상세하게는, 콘택홀을 형성하기 위한 식각 공정에서 표면 단차에 의해 소자 분리막 상의 게이트 전극이 손상되는 것을 방지하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.

최근, 반도체 소자가 고집적화의 경향으로 배선 설계가 자유롭고 용이하며 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있으며, 다층 배선 형성시, 반도체 기판과 배선 사이 및 상·하 배선 사이를 전기적으로 연결하는 콘택홀 자체의 크기와 주변 배선과의 간격이 감소됨으로써, 콘택홀의 지름과 깊이의 비인 에스펙트 비(aspect ratio)가 증가하게 된다는 것은 주지의 사실이다.

또한, 현재 개발된 0.35㎛의 디자인 룰을 갖는 비메모리 반도체 소자의 경우에는 통상 5층의 금속 배선을 형성하게 되는데, 이 경우에는 반도체 소자의 평탄화가 중요한 공정이 된다.

종래 기술에 따른 반도체 소자의 콘택홀 형성방법을 도 1A 및 도 1B를 참조하여 설명하면 다음과 같다.

도 1A를 참조하면, 반도체 기판(1) 상에 로코스(LOCOS) 방식으로 소자 분리막(2)을 형성하고, 소자 분리막(2) 사이의 활성 영역 및 소자 분리막(2) 상에 게이트 전극(3a,3b)을 형성한 후, 활성 영역 상의 게이트 전극(3a) 양측에 불순물을 이온 주입하여 불순물 영역(4)을 형성한다.

도 1B를 참조하면, 전체 상부에 절연용 산화막(5)을 형성하고, 상기 절연막 산화막(5) 상에 화학 기계적 연마법(chemical mechenical polishing)을 통해 평탄화용 산화막(6)을 형성한다. 그리고 나서, 사진 식각법으로 불순물 영역(4)을 노출시키는 제 1 콘택홀(7a) 및 소자 분리막(2) 상부의 게이트 전극(3b)을 노출시키는 제 2 콘택홀(7b)를 형성한다.

그러나, 상기와 같은 종래 기술은 '콘택홀(7a,7b)을 형성하기 위한 식각 공정이 상대적으로 식각 깊이가 깊은 제 1 콘택홀(7a)을 기준으로 하기 때문에, 이로 인하여, 제 2 콘택홀(7b)이 형성되는 소자 분리막(3b) 상의 게이트 전극(3b)이 심하게 과도 식각되고, 최악이 경우에는 게이트 전극(3b)이 끊어지는 문제점이 있었다.

따라서, 본 발명은 상대적으로 얕은 깊이의 식각으로도 콘택홀이 형성되는 부위에 식각 선택도가 높은 다른 물질을 더미 패턴으로 형성함으로써, 콘택홀을 형성하기 위한 식각 공정시 표면 단차에 의한 과도 식각을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택홀 제조방법을 제공하는 것을 목적으로 한다.

도 1A 및 도 1B는 종래 기술에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 공정 단면도.

도 2A 및 도 2E는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 공정 단면도.

*도면의 주요부분에 대한 부호의 설명*

11 : 반도체 기판12 : 소자 분리막

13a,13b : 게이트 전극14 : 불순물 영역

15 : 절연용 산화막16 : 질화막

16' : 질화막 패턴17 : 평탄화용 산화막

18A : 제 1 콘택홀18b : 제 2 콘택홀

상기와 같은 목적은, 소자 분리막이 형성된 반도체 기판을 제공하는 단계; 활성 영역 및 소자 분리막 상에 각각 게이트 전극을 형성하는 단계; 활성 영역 상의 게이트 전극 양측에 불순물 영역을 형성하는 단계; 전체 상부에 절연막을 형성하는 단계; 소자 분리막 상부의 절연막 상에 더미 패턴을 형성하는 단계; 전체 상부에 평탄화용 산화막을 형성하는 단계; 및 불순물 영역 및 소자 분리막의 게이트 전극을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로하는 본 발명에 따른 반도체 소자의 콘택홀 형성방법에 의하여 달성된다.

본 발명에 따르면, 소자 분리막 상의 절연막 산화막 상에 질화막 패턴을 형성함으로써, 콘택홀을 형성하기 위한 식각 공정시, 과도 식각에 의한 소자 분리막 상에 형성된 게이트 전극의 손상을 방지할 수 있다.

[실시예]

이하, 도 2A 내지 도 2E를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 2A를 참조하면, 반도체 기판(11) 상에 로코스 방법으로 소자 분리막(12)을 형성하고, 소자 분리막(12) 사이의 활성 영역 및 소자 분리막 상에 소정 농도의 불순물이 도핑된 폴리실리콘막 또는 전이금속막에 의한 실리사이드로 구성된 각각의 게이트 전극(13a,13b) 패턴을 형성한 후, 활성 영역 상의 게이트 전극(13a) 양측에 불순물을 이온 주입하여 불순물 영역(14)을 형성한다.

그리고 나서, 전체 상부에 약 1,000Å 두께의 TEOS 산화막과 같은 절연막 산화막(15)을 형성한 후에, 상기 절연막 산화막(15) 상에 더미 패턴을 형성하기 위하여 약 1,000 내지 3,000Å 두께를 갖는 질화막(16)을 저압 화학 기상 증착법(Low Temperature Chemical Vapor Deposition : LPCVD)으로 형성한다. 이때, 질화막(16) 대신에 폴리실리콘막을 형성하여도 동일한 효과를 얻을 수 있다.

도 2B를 참조하면, 소자 분리막(12) 상이 게이트 전극(13b)과 동일한 패턴을 갖도록 상기 질화막(16)을 사진식각하여 소자 분리막(12) 상부에만 질화막 패턴(16')을 더미 패턴으로 형성한다. 즉, 질화막 패턴(16')은 상대적으로 얕은 깊이의 식각으로도 콘택홀이 형성되는 부위에만 형성된다.

도 2C를 참조하면, 전체 상부에 약 5,000 내지 15,000Å 두께의 평탄화용 산화막(17)을 형성한다. 이때, 평탄화용 산화막(17)은 BPSG막 및 O₃-TEOS막으로 구성된 복합막으로 형성한다.

도 2D를 참조하면, 질화막 패턴(16')을 연마 저지층으로 하여 상기 평탄화용 산화막(17)을 화학 기계 연마법으로 식각하여 기판 표면을 평탄화시킨다.

도 2E를 참조하면, 불순물 영역(14) 및 소자 분리막(12) 상의 게이트 전극(13b)이 각각 노출되도록 사진 식각법으로 제 1 콘택홀(18a) 및 제 2 콘택홀(18b)을 형성한다. 이때, 상기 질화막 패턴(16')과 평탄ㅎ화용 산화막(17)의 식각 선택비 차이에 의해 게이트 전극(13b)의 과도 식각을 최소화할 수 있다. 즉, 질화막 : 산화막 = 1 : 3의 식각 선택비를 갖는 것으로 인하여, 예를 들어, TEOS 산화막의 두께 1,000Å 포함하는 제 1 콘택홀(18a)의 깊이가 7,000Å일 경우, 상기 질화막 패턴(16')을 2,000Å으로 형성하면, 게이트 전극(13b)의 손상없이 제 2 콘택홀(18b)을 형성할 수 있다.

이상에서와 같이, 본 발명의 반도체 소자의 콘택홀 형성방법은, 상대적으로 얕은 깊이의 식각으로도 콘택홀이 형성되는 부위에 식각 선택도가 높은 다른 물질을 더미 패턴으로 형성함으로써, 콘택홀을 형성하기 위한 식각 공정시 표면 단차에 의한 과도 식각을 최소화하여 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

1. 소자 분리막이 형성된 반도체 기판을 제공하는 단계;

   활성 영역 및 소자 분리막 상에 각각 게이트 전극을 형성하는 단계;

   활성영역 상의 게이트 전극 양측에 불순물 영역을 형성하는 단계;

   전체 상부에 절연막을 형성하는 단계;

   소자 분리막 상부의 절연막 상에 더미 패턴을 형성하는 단계;

   전체 상부에 평탄화용 산화막을 형성하는 단계; 및

   불순물 영역 및 소자 분리막 상의 게이트 전극을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
2. 제 1 항에 있어서, 상기 절연막은 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
3. 제 1 항에 있어서, 상기 더미 패턴은 게이트 전극과 동일한 패턴을 갖는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
4. 제 3 항에 있어서, 상기 더미 패턴은 평탄화용 산화막에 대해 우수한 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
5. 제 4 항에 있어서, 상기 더미 패턴은 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
6. 제 4 항에 있어서, 상기 더미 패턴은 폴리실리콘 막을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
7. 제 3 항에 있어서, 상기 질화막은 저온 화학 기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
8. 제 3 항에 있어서, 상기 질화막은 약 1,000 내지 3,000Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
9. 제 1 항에 있어서, 상기 평탄화용 산화막은 기판 전면에 소정 두께로 형성한 다음, 더미 패턴이 노출될 때까지 연마법으로 식각하여 평탄화하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
10. 제 9 항에 있어서, 상기 평탄화용 산화막은 BPSG막 및, O₃-TEOS막으로 구성된 복합막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
11. 제 9 항에 있어서, 상기 평탄화용 산화막은 약 5,000 내지 15,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.