JPH0936229A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0936229A JPH0936229A JP18961995A JP18961995A JPH0936229A JP H0936229 A JPH0936229 A JP H0936229A JP 18961995 A JP18961995 A JP 18961995A JP 18961995 A JP18961995 A JP 18961995A JP H0936229 A JPH0936229 A JP H0936229A
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Abstract
(57)【要約】
【目的】 多層配線構造を有するＬＳＩの接続孔数を減
少する。 【構成】 半導体基板主面上の半導体領域（アクティブ
部）６Ａ，６Ｂを第一層配線１０Ａ，１０Ｂ，１０Ｃ，
１０Ｄを介することなく、接続孔１５Ａ，１５Ｂを通じ
て、第二層配線１９Ａ，１９Ｂに直接接続する。また、
接続孔１５Ａ，１５Ｂにステップカバレッジに優れたＴ
ｉＮ／Ｔｉ膜１７をＣＶＤ法で形成する。
少する。 【構成】 半導体基板主面上の半導体領域（アクティブ
部）６Ａ，６Ｂを第一層配線１０Ａ，１０Ｂ，１０Ｃ，
１０Ｄを介することなく、接続孔１５Ａ，１５Ｂを通じ
て、第二層配線１９Ａ，１９Ｂに直接接続する。また、
接続孔１５Ａ，１５Ｂにステップカバレッジに優れたＴ
ｉＮ／Ｔｉ膜１７をＣＶＤ法で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、多層配線を有する半導
体集積回路および多層配線工程に適用して有効な技術に
関するものである。
よびその製造技術に関し、特に、多層配線を有する半導
体集積回路および多層配線工程に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】多層配線技術を用いると、素子レイアウ
トが容易となり、素子設計の自由度が増すため、集積度
の向上、チップサイズの縮小等に有効である。また、配
線距離の減少による配線抵抗の低下にも効果がある。こ
のため従来から、半導体集積回路装置において多層配線
技術は不可欠の技術となっている。また、半導体集積回
路の大規模化、複雑化により三層以上の多層配線構造が
必要となっている。
トが容易となり、素子設計の自由度が増すため、集積度
の向上、チップサイズの縮小等に有効である。また、配
線距離の減少による配線抵抗の低下にも効果がある。こ
のため従来から、半導体集積回路装置において多層配線
技術は不可欠の技術となっている。また、半導体集積回
路の大規模化、複雑化により三層以上の多層配線構造が
必要となっている。
【０００３】ところが、三層以上になると下位層（第一
層、第二層）の配線もしくは下位層の接続孔（コンタク
トホール、スルーホール等とも称される）による凹凸の
影響が顕著となり、上位層でのパターニング不良、配線
段切れ等の障害が発生する。
層、第二層）の配線もしくは下位層の接続孔（コンタク
トホール、スルーホール等とも称される）による凹凸の
影響が顕著となり、上位層でのパターニング不良、配線
段切れ等の障害が発生する。
【０００４】この対策としてオゾン−ＴＥＯＳを用いた
熱ＣＶＤ法、ＳＯＧ法、エッチバック法等、層間絶縁膜
の平坦化技術が知られている（たとえば、プレスジャー
ナル発行、「月刊 Semiconductor World」1989年11月
号、 P74〜P77)。
熱ＣＶＤ法、ＳＯＧ法、エッチバック法等、層間絶縁膜
の平坦化技術が知られている（たとえば、プレスジャー
ナル発行、「月刊 Semiconductor World」1989年11月
号、 P74〜P77)。
【０００５】また、特開平３−４０４４９号公報に示さ
れるように、接続孔による凹凸の影響を回避するため、
半導体基板主面に近い接続孔ではその開口径を小さく
し、半導体基板主面から遠くなるに従い、その接続孔径
を大きくするものが知られている。
れるように、接続孔による凹凸の影響を回避するため、
半導体基板主面に近い接続孔ではその開口径を小さく
し、半導体基板主面から遠くなるに従い、その接続孔径
を大きくするものが知られている。
【０００６】さらに、従来、多層配線プロセスでは、半
導体基板主面上に形成された半導体素子領域の一部であ
るアクティブ部（不純物が拡散されたＰ型もしくはＮ型
の伝導特性を示す領域をいい、通常半導体基板主面に形
成された半導体素子領域へのキャリアの受け渡しを行う
領域をいう。以下本明細書ではアクティブ部と称す
る。）を多層化された配線の上位配線層に接続する場合
には、一旦半導体基板主面の直上に位置する下位の配線
層に接続孔を介して接続した後、その下位の配線層とそ
の直上の上位配線層を接続孔を介して順次接続する工程
が採用されていた（例えば前記の特開平３−４０４４９
号公報）。すなわち、アクティブ部から上位配線層に接
続する場合は直接接続されるのではなく、その間に存在
する配線層の数に応じた接続部を介して接続されてい
た。
導体基板主面上に形成された半導体素子領域の一部であ
るアクティブ部（不純物が拡散されたＰ型もしくはＮ型
の伝導特性を示す領域をいい、通常半導体基板主面に形
成された半導体素子領域へのキャリアの受け渡しを行う
領域をいう。以下本明細書ではアクティブ部と称す
る。）を多層化された配線の上位配線層に接続する場合
には、一旦半導体基板主面の直上に位置する下位の配線
層に接続孔を介して接続した後、その下位の配線層とそ
の直上の上位配線層を接続孔を介して順次接続する工程
が採用されていた（例えば前記の特開平３−４０４４９
号公報）。すなわち、アクティブ部から上位配線層に接
続する場合は直接接続されるのではなく、その間に存在
する配線層の数に応じた接続部を介して接続されてい
た。
【０００７】
【発明が解決しようとする課題】上記のとおり、平坦化
技術および接続孔径を順次大きくする技術は配線層下地
の平坦化、特定領域（すなわち接続孔部分）の凹凸の影
響の回避を促しはする。
技術および接続孔径を順次大きくする技術は配線層下地
の平坦化、特定領域（すなわち接続孔部分）の凹凸の影
響の回避を促しはする。
【０００８】しかし、上記したように上位配線層はその
直近下位配線層もしくはアクティブ部に接続孔を介して
接続されるため、配線層数の増加と共に接続孔の数は飛
躍的に増大する。チップ内における接続領域面積の増加
を抑えるために１の接続部分（電流密度の増加を防ぐた
めに接続孔は複数設けられることも多い）についての接
続孔数を減少させ、もしくは各接続孔あたりの専有面積
を減少させると、配線層間の導電性低下を招くこととな
る。
直近下位配線層もしくはアクティブ部に接続孔を介して
接続されるため、配線層数の増加と共に接続孔の数は飛
躍的に増大する。チップ内における接続領域面積の増加
を抑えるために１の接続部分（電流密度の増加を防ぐた
めに接続孔は複数設けられることも多い）についての接
続孔数を減少させ、もしくは各接続孔あたりの専有面積
を減少させると、配線層間の導電性低下を招くこととな
る。
【０００９】そのため、チップ領域内の接続領域の面積
が無視できない比率を占めるようになり、配線パターン
設計の自由度減少が引き起こされる。この結果、配線は
長く引き回されることとなり、導電性の低下のみなら
ず、回路の周波数応答（パルス伝送特性）の低下も誘引
される。
が無視できない比率を占めるようになり、配線パターン
設計の自由度減少が引き起こされる。この結果、配線は
長く引き回されることとなり、導電性の低下のみなら
ず、回路の周波数応答（パルス伝送特性）の低下も誘引
される。
【００１０】また、接続孔数の増大は、多層配線間の接
続不良（オープン不良）の発生頻度増大の可能性を高
め、製造歩留まりの低下を引き起こす。
続不良（オープン不良）の発生頻度増大の可能性を高
め、製造歩留まりの低下を引き起こす。
【００１１】さらに、工程を複雑化させるため、製造コ
ストの上昇を招くこととなる。
ストの上昇を招くこととなる。
【００１２】本発明の目的は、多層化された配線層を有
する半導体集積回路装置のチップ内の接続孔領域の専有
面積を減少させることにより、チップサイズを縮小する
ことのできる技術を提供することにある。
する半導体集積回路装置のチップ内の接続孔領域の専有
面積を減少させることにより、チップサイズを縮小する
ことのできる技術を提供することにある。
【００１３】本発明の他の目的は、多層化された配線層
を有する半導体集積回路装置のチップ内の接続孔領域の
専有面積を減少させることにより、設計の自由度を高め
ることにある。
を有する半導体集積回路装置のチップ内の接続孔領域の
専有面積を減少させることにより、設計の自由度を高め
ることにある。
【００１４】また、本発明の他の目的は、多層化された
配線層間の接続不良を減少させることにより、配線層間
の導電性および、配線の伝送特性の向上を可能とする技
術を提供することにある。
配線層間の接続不良を減少させることにより、配線層間
の導電性および、配線の伝送特性の向上を可能とする技
術を提供することにある。
【００１５】さらに、本発明の他の目的は、接続領域に
おける接続不良の発生を減少させることにより、製造歩
留まりを向上させることにある。
おける接続不良の発生を減少させることにより、製造歩
留まりを向上させることにある。
【００１６】さらに、本発明は、上記の目的を達するこ
とにより製造コストを低減することにある。
とにより製造コストを低減することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置は、半
導体基板主面上に形成された多層配線層を接続孔を介し
て相互に、もしくは配線層と半導体基板内の素子領域と
を接続孔を介して相互に接続するときに、それら相互に
接続する配線層もしくは素子領域が、それらの間に存在
する他の配線層を介在させることなく電気的に接続させ
るものである。
導体基板主面上に形成された多層配線層を接続孔を介し
て相互に、もしくは配線層と半導体基板内の素子領域と
を接続孔を介して相互に接続するときに、それら相互に
接続する配線層もしくは素子領域が、それらの間に存在
する他の配線層を介在させることなく電気的に接続させ
るものである。
【００２０】（２）本発明の半導体集積回路装置は、半
導体基板内の素子領域と複数の多層配線層を、もしくは
３以上の複数の配線層を単一の接続孔領域で相互に接続
するものである。
導体基板内の素子領域と複数の多層配線層を、もしくは
３以上の複数の配線層を単一の接続孔領域で相互に接続
するものである。
【００２１】（３）本発明の半導体集積回路装置は、前
記（１）もしくは（２）の配線層をＴｉＮ／Ｔｉ膜を有
する単層もしくは多層の薄膜としたものである。
記（１）もしくは（２）の配線層をＴｉＮ／Ｔｉ膜を有
する単層もしくは多層の薄膜としたものである。
【００２２】
【作用】上記した（１）の半導体集積回路装置では、半
導体主面に形成されたアクティブ部から上位配線層に電
気的接続をなすに際して、直近下位の配線層から順次上
位配線層に接続せずに中間に存在する配線層をとばして
接続するため、その中間に存在するとばした配線層の数
に応じて接続孔の数を減らすことが可能となる。すなわ
ち、中間に配線層が一層存在した場合には、従来順次接
続していたときには少なくとも接続領域を２カ所必要と
したが、これを１カ所に減らすことができる。ｎ層の場
合、ｎカ所の接続領域が減らせられることは言うまでも
ない。
導体主面に形成されたアクティブ部から上位配線層に電
気的接続をなすに際して、直近下位の配線層から順次上
位配線層に接続せずに中間に存在する配線層をとばして
接続するため、その中間に存在するとばした配線層の数
に応じて接続孔の数を減らすことが可能となる。すなわ
ち、中間に配線層が一層存在した場合には、従来順次接
続していたときには少なくとも接続領域を２カ所必要と
したが、これを１カ所に減らすことができる。ｎ層の場
合、ｎカ所の接続領域が減らせられることは言うまでも
ない。
【００２３】また、上記した（２）の半導体集積回路装
置では、複数の配線層間の相互接続を１つの接続孔で実
現できるため、接続孔の数を減らすことができる。すな
わち、従来、三層の配線層を相互に接続する場合は少な
くとも２カ所の接続領域を必要としたが、これを１カ所
に減らすことができる。ｎ層の場合であっても、１カ所
の接続領域で十分であることは言うまでもない。
置では、複数の配線層間の相互接続を１つの接続孔で実
現できるため、接続孔の数を減らすことができる。すな
わち、従来、三層の配線層を相互に接続する場合は少な
くとも２カ所の接続領域を必要としたが、これを１カ所
に減らすことができる。ｎ層の場合であっても、１カ所
の接続領域で十分であることは言うまでもない。
【００２４】さらに、上記の（１）および（２）の技術
を組み合わせればさらに接続領域数を減少させることが
できることも言うまでもない。
を組み合わせればさらに接続領域数を減少させることが
できることも言うまでもない。
【００２５】また、上記した（３）の半導体集積回路装
置では、配線層に単層もしくは多層のＴｉＮ／Ｔｉ膜を
用いたものである。この膜はステップカバレッジに優れ
たＣＶＤ法で作成することができる。幾つかの絶縁層を
通して接続孔を開ける必要のある本発明では、必然的に
接続孔は深くなり、そのアスペクト比は１を越える高い
値となる。そこで、前記のＴｉＮ／Ｔｉ膜をＣＶＤ法で
作成すれば確実に接続孔底部でコンタクトがとれること
となる。
置では、配線層に単層もしくは多層のＴｉＮ／Ｔｉ膜を
用いたものである。この膜はステップカバレッジに優れ
たＣＶＤ法で作成することができる。幾つかの絶縁層を
通して接続孔を開ける必要のある本発明では、必然的に
接続孔は深くなり、そのアスペクト比は１を越える高い
値となる。そこで、前記のＴｉＮ／Ｔｉ膜をＣＶＤ法で
作成すれば確実に接続孔底部でコンタクトがとれること
となる。
【００２６】なお、本発明に係る配線層は、ＴｉＮ／Ｔ
ｉとＡｌ（アルミニウム）を積層にしたもの、好ましく
はＴｉＮ／ＴｉでＡｌをサンドイッチにした三層構成の
ものが良い。Ａｌの他にＡｌとシリコンもしくは銅等と
の合金等が用いられるが、金、金合金、白金合金、クロ
ム、タングステン、モリブデン等の他の金属および金属
合金、もしくはポリシリコン等の半導体であっても良
い。また、チタン、クロム、タングステン、モリブデ
ン、窒化チタン等の単体物および化合物のバリアー層を
有しても良い。
ｉとＡｌ（アルミニウム）を積層にしたもの、好ましく
はＴｉＮ／ＴｉでＡｌをサンドイッチにした三層構成の
ものが良い。Ａｌの他にＡｌとシリコンもしくは銅等と
の合金等が用いられるが、金、金合金、白金合金、クロ
ム、タングステン、モリブデン等の他の金属および金属
合金、もしくはポリシリコン等の半導体であっても良
い。また、チタン、クロム、タングステン、モリブデ
ン、窒化チタン等の単体物および化合物のバリアー層を
有しても良い。
【００２７】これら配線層の作成方法はＣＶＤ法の他
に、真空蒸着、プラズマスパッタ法、反応性スパッタ法
等を用いることができる。
に、真空蒸着、プラズマスパッタ法、反応性スパッタ法
等を用いることができる。
【００２８】また、本発明に係る層間絶縁膜は酸化シリ
コン、窒化シリコン、ＰＳＧ（Phospho Silicate Glas
s）、ＢＰＳＧ（Boro Phospho Silicate Glass ）、ス
ピンオングラス（Spin On Glass ）、ポリイミド等の無
機化合物、有機化合物を用いることができる。
コン、窒化シリコン、ＰＳＧ（Phospho Silicate Glas
s）、ＢＰＳＧ（Boro Phospho Silicate Glass ）、ス
ピンオングラス（Spin On Glass ）、ポリイミド等の無
機化合物、有機化合物を用いることができる。
【００２９】これら層間絶縁膜の作成方法はプラズマス
パッタ法、反応性スパッタ法、ＣＶＤ法、ガラスリフロ
ー法、スピン法、ディップ法等を用いることができる。
パッタ法、反応性スパッタ法、ＣＶＤ法、ガラスリフロ
ー法、スピン法、ディップ法等を用いることができる。
【００３０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００３１】（実施例１）本発明の実施例１であるＡｌ
（アルミニウム）二層配線を有するＭＯＳ・ＬＳＩの一
例をその製造方法に従って図１〜図８を用いて説明す
る。
（アルミニウム）二層配線を有するＭＯＳ・ＬＳＩの一
例をその製造方法に従って図１〜図８を用いて説明す
る。
【００３２】まず、図１に示すように、常法に従ってｐ
型の単結晶シリコンからなる半導体基板１の主面にｐ型
のウエル２を形成した後、このウエル２の主面上に素子
分離用のフィールド絶縁膜３を形成し、続いてアクティ
ブ領域のウエル２の主面上にｎチャネル型のＭＯＳＦＥ
ＴＱn を形成する。
型の単結晶シリコンからなる半導体基板１の主面にｐ型
のウエル２を形成した後、このウエル２の主面上に素子
分離用のフィールド絶縁膜３を形成し、続いてアクティ
ブ領域のウエル２の主面上にｎチャネル型のＭＯＳＦＥ
ＴＱn を形成する。
【００３３】ＭＯＳＦＥＴＱn は、ウエル２の主面上に
形成された酸化シリコンのゲート絶縁膜４と、このゲー
ト絶縁膜４上に形成された多結晶シリコンのゲート電極
５と、ゲート電極５の両側のウエル２の主面に形成され
たｎ型の半導体領域（アクティブ部）６Ａ，６Ｂ（ソー
ス領域、ドレイン領域）とで構成され、ゲート電極５の
一部はフィールド絶縁膜３の上にも配置される。また、
ゲート電極５の側壁には酸化シリコンのサイドウォール
スペーサ７が形成され、ゲート電極５の上部には酸化シ
リコンのキャップ絶縁膜８が形成される。
形成された酸化シリコンのゲート絶縁膜４と、このゲー
ト絶縁膜４上に形成された多結晶シリコンのゲート電極
５と、ゲート電極５の両側のウエル２の主面に形成され
たｎ型の半導体領域（アクティブ部）６Ａ，６Ｂ（ソー
ス領域、ドレイン領域）とで構成され、ゲート電極５の
一部はフィールド絶縁膜３の上にも配置される。また、
ゲート電極５の側壁には酸化シリコンのサイドウォール
スペーサ７が形成され、ゲート電極５の上部には酸化シ
リコンのキャップ絶縁膜８が形成される。
【００３４】次に、図２に示すように、ＭＯＳＦＥＴＱ
n の上層にＣＶＤ法でＢＰＳＧからなる絶縁膜９を堆積
した後、スパッタ法で第一層目のメタル膜１０を堆積す
る。このメタル膜１０は、例えばＴｉＮ膜、Ａｌ膜、Ｔ
ｉＮ膜の三層膜で構成する。
n の上層にＣＶＤ法でＢＰＳＧからなる絶縁膜９を堆積
した後、スパッタ法で第一層目のメタル膜１０を堆積す
る。このメタル膜１０は、例えばＴｉＮ膜、Ａｌ膜、Ｔ
ｉＮ膜の三層膜で構成する。
【００３５】次に、図３に示すように、フォトレジスト
１１をマスクにしてメタル膜１０をエッチングすること
により、絶縁膜９上に第一層目の配線１０Ａ，１０Ｂ，
１０Ｃ，１０Ｄを形成する。
１１をマスクにしてメタル膜１０をエッチングすること
により、絶縁膜９上に第一層目の配線１０Ａ，１０Ｂ，
１０Ｃ，１０Ｄを形成する。
【００３６】次に、フォトレジスト１１を除去した後、
図４に示すように、配線１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄの上層に酸化シリコン膜およびスピンオングラス膜か
らなる層間絶縁膜１２を堆積する。
図４に示すように、配線１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄの上層に酸化シリコン膜およびスピンオングラス膜か
らなる層間絶縁膜１２を堆積する。
【００３７】次に、図５に示すように、接続孔形成領域
に開孔１３Ａ，１３Ｂを設けたフォトレジスト１４を層
間絶縁膜１２上に被着し、このフォトレジスト１４をマ
スクにして層間絶縁膜１２、その下層の絶縁膜９、さら
にその下層のゲート絶縁膜４を連続してエッチングする
ことにより、ＭＯＳＦＥＴＱn の半導体領域（アクティ
ブ部）６Ａ，６Ｂに達する接続孔１５Ａ，１５Ｂを形成
する。
に開孔１３Ａ，１３Ｂを設けたフォトレジスト１４を層
間絶縁膜１２上に被着し、このフォトレジスト１４をマ
スクにして層間絶縁膜１２、その下層の絶縁膜９、さら
にその下層のゲート絶縁膜４を連続してエッチングする
ことにより、ＭＯＳＦＥＴＱn の半導体領域（アクティ
ブ部）６Ａ，６Ｂに達する接続孔１５Ａ，１５Ｂを形成
する。
【００３８】次に、フォトレジスト１４を除去した後、
アスペクト比の大きい接続孔１５Ａ，１５Ｂの内部に配
線材料を確実に埋め込むため、まず図６に示すように、
カバレージに優れたＣＶＤ法によるＴｉＮ／Ｔｉ膜１７
を接続孔１５Ａ，１５Ｂの内部を含む半導体基板１の全
面に堆積した後、図７に示すように、接続孔１５Ａ，１
５Ｂの内部にＷ（タングステン）膜１８を埋め込む。Ｗ
膜１８の埋め込みは、例えば接続孔１５Ａ，１５Ｂの内
部を含む半導体基板１の全面にＣＶＤ法でＷ膜１８を堆
積し、これをエッチバックして接続孔１５Ａ，１５Ｂの
内部に残す。
アスペクト比の大きい接続孔１５Ａ，１５Ｂの内部に配
線材料を確実に埋め込むため、まず図６に示すように、
カバレージに優れたＣＶＤ法によるＴｉＮ／Ｔｉ膜１７
を接続孔１５Ａ，１５Ｂの内部を含む半導体基板１の全
面に堆積した後、図７に示すように、接続孔１５Ａ，１
５Ｂの内部にＷ（タングステン）膜１８を埋め込む。Ｗ
膜１８の埋め込みは、例えば接続孔１５Ａ，１５Ｂの内
部を含む半導体基板１の全面にＣＶＤ法でＷ膜１８を堆
積し、これをエッチバックして接続孔１５Ａ，１５Ｂの
内部に残す。
【００３９】次に、図８に示すように、層間絶縁膜１２
上にスパッタ法で堆積した、例えばＡｌ膜、ＴｉＮ膜の
二層膜をパターニングして、第二層目の配線１９Ａ，１
９Ｂ，１９Ｃを形成する。配線１９Ａは、接続孔１５Ａ
を通じてＭＯＳＦＥＴＱn の半導体領域（アクティブ
部）６Ａに直接接続され、配線１９Ｂは、接続孔１５Ｂ
を通じてＭＯＳＦＥＴＱn の半導体領域（アクティブ
部）６Ｂに直接接続される。
上にスパッタ法で堆積した、例えばＡｌ膜、ＴｉＮ膜の
二層膜をパターニングして、第二層目の配線１９Ａ，１
９Ｂ，１９Ｃを形成する。配線１９Ａは、接続孔１５Ａ
を通じてＭＯＳＦＥＴＱn の半導体領域（アクティブ
部）６Ａに直接接続され、配線１９Ｂは、接続孔１５Ｂ
を通じてＭＯＳＦＥＴＱn の半導体領域（アクティブ
部）６Ｂに直接接続される。
【００４０】上記した本実施例の半導体集積回路装置は
第一層目の配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを介す
ることなく、第二層目の配線１９Ａ，１９Ｂがウエル２
の主面に形成されたｎ型の半導体領域（アクティブ部）
６Ａ，６Ｂにそれぞれ接続される構成を有している。こ
のため、従来半導体領域（アクティブ部）と第一層目の
配線の接続を形成した後、さらに第一層目の配線と第二
層目の配線を別の接続領域で形成していたものが、接続
孔１５Ａ，１５Ｂで一度に接続ができるため、接続孔数
を減少させることができる。これにより、チップ面積に
占める接続領域面積を減らすことができ、チップ面積の
減少、集積度の向上が可能となる。さらに、接続孔数の
減少により接続不良の減少、それによる素子性能の向上
と生産歩留まりの向上が図れる。
第一層目の配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを介す
ることなく、第二層目の配線１９Ａ，１９Ｂがウエル２
の主面に形成されたｎ型の半導体領域（アクティブ部）
６Ａ，６Ｂにそれぞれ接続される構成を有している。こ
のため、従来半導体領域（アクティブ部）と第一層目の
配線の接続を形成した後、さらに第一層目の配線と第二
層目の配線を別の接続領域で形成していたものが、接続
孔１５Ａ，１５Ｂで一度に接続ができるため、接続孔数
を減少させることができる。これにより、チップ面積に
占める接続領域面積を減らすことができ、チップ面積の
減少、集積度の向上が可能となる。さらに、接続孔数の
減少により接続不良の減少、それによる素子性能の向上
と生産歩留まりの向上が図れる。
【００４１】（実施例２）本発明の実施例２であるＡｌ
二層配線を有するＭＯＳ・ＬＳＩの製造方法の一例を図
９〜図１５を用いて説明する。本実施例では半導体基板
主面上のアクティブ部、第一層配線、第二層配線が同一
の接続孔で相互に接続される例を示す。
二層配線を有するＭＯＳ・ＬＳＩの製造方法の一例を図
９〜図１５を用いて説明する。本実施例では半導体基板
主面上のアクティブ部、第一層配線、第二層配線が同一
の接続孔で相互に接続される例を示す。
【００４２】ウエル２の主面上にＭＯＳＦＥＴＱn を形
成し、絶縁膜９を堆積した後、メタル膜１０を堆積する
までの工程（図１、図２参照）は、前記実施例１と同じ
である。
成し、絶縁膜９を堆積した後、メタル膜１０を堆積する
までの工程（図１、図２参照）は、前記実施例１と同じ
である。
【００４３】次に、図９に示すように、フォトレジスト
１１をマスクにしてメタル膜１０をエッチングすること
により、絶縁膜９上に第一層目の配線２０Ａ，２０Ｂ，
２０Ｃ，２０Ｄを形成する。
１１をマスクにしてメタル膜１０をエッチングすること
により、絶縁膜９上に第一層目の配線２０Ａ，２０Ｂ，
２０Ｃ，２０Ｄを形成する。
【００４４】このとき、図中の破線で示す接続孔形成領
域（ａ）の近傍の配線２０Ａの端部を接続孔形成領域
（ａ）と重なるように配置する。回路設計の都合上、所
定の接続孔形成領域の近傍に配線が存在しない場合は、
その接続孔形成領域の近傍にダミー配線を形成し、この
ダミー配線の端部をその接続孔形成領域と重なるように
配置する。例えば配線２０Ｂはこの種のダミー配線であ
り、その端部は図中の接続孔形成領域（ｂ）と重なるよ
うに配置される。ダミー配線は、フローティング状態で
あってもよく、あるいは実際の配線の一部を分岐させて
形成してもよい。
域（ａ）の近傍の配線２０Ａの端部を接続孔形成領域
（ａ）と重なるように配置する。回路設計の都合上、所
定の接続孔形成領域の近傍に配線が存在しない場合は、
その接続孔形成領域の近傍にダミー配線を形成し、この
ダミー配線の端部をその接続孔形成領域と重なるように
配置する。例えば配線２０Ｂはこの種のダミー配線であ
り、その端部は図中の接続孔形成領域（ｂ）と重なるよ
うに配置される。ダミー配線は、フローティング状態で
あってもよく、あるいは実際の配線の一部を分岐させて
形成してもよい。
【００４５】次に、フォトレジスト１１を除去した後、
図１０に示すように、配線２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄの上層に酸化シリコン膜およびスピンオングラス
（SpinOn Glass ）膜からなる層間絶縁膜１２を堆積す
る。
図１０に示すように、配線２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄの上層に酸化シリコン膜およびスピンオングラス
（SpinOn Glass ）膜からなる層間絶縁膜１２を堆積す
る。
【００４６】次に、図１１に示すように、接続孔形成領
域（ａ），（ｂ）の上方に開孔１３Ａ，１３Ｂを設けた
フォトレジスト１４を層間絶縁膜１２上に被着し、この
フォトレジスト１４をマスクにして層間絶縁膜１２をエ
ッチングすることにより、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂを形成する。このとき、接続孔１５Ａの底部
には配線２０Ａの端部が露出し、接続孔１５Ｂの底部に
は配線２０Ｂの端部が露出する。
域（ａ），（ｂ）の上方に開孔１３Ａ，１３Ｂを設けた
フォトレジスト１４を層間絶縁膜１２上に被着し、この
フォトレジスト１４をマスクにして層間絶縁膜１２をエ
ッチングすることにより、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂを形成する。このとき、接続孔１５Ａの底部
には配線２０Ａの端部が露出し、接続孔１５Ｂの底部に
は配線２０Ｂの端部が露出する。
【００４７】続いて、図１２に示すように、上記フォト
レジスト１４と配線２０Ａ，２０Ｂとをマスクにして層
間絶縁膜１２の残部、層間絶縁膜１２の下層の絶縁膜
９、さらにその下層のゲート絶縁膜４を連続してエッチ
ングすることにより、ＭＯＳＦＥＴＱn の半導体領域
（アクティブ部）６Ａ，６Ｂに達する接続孔１６Ａ，１
６Ｂを形成する。
レジスト１４と配線２０Ａ，２０Ｂとをマスクにして層
間絶縁膜１２の残部、層間絶縁膜１２の下層の絶縁膜
９、さらにその下層のゲート絶縁膜４を連続してエッチ
ングすることにより、ＭＯＳＦＥＴＱn の半導体領域
（アクティブ部）６Ａ，６Ｂに達する接続孔１６Ａ，１
６Ｂを形成する。
【００４８】すなわち、配線２０Ａの下層の接続孔１６
Ａは、配線２０Ａに対してセルフアラインで形成され、
配線２０Ｂの下層の接続孔１６Ｂは、配線２０Ｂに対し
てセルフアラインで形成される。従って、フォトレジス
ト１４の開孔１３Ａの端部と配線２０Ａの端部の相対的
なレイアウトを規定することにより、配線２０Ａの下層
の接続孔１６Ａを所望の寸法および形状で形成すること
ができる。同様に、フォトレジスト１４の開孔１３Ｂの
端部と配線２０Ｂの端部の相対的なレイアウトを規定す
ることにより、配線２０Ｂの下層の接続孔１６Ｂを所望
の寸法および形状で形成することができる。
Ａは、配線２０Ａに対してセルフアラインで形成され、
配線２０Ｂの下層の接続孔１６Ｂは、配線２０Ｂに対し
てセルフアラインで形成される。従って、フォトレジス
ト１４の開孔１３Ａの端部と配線２０Ａの端部の相対的
なレイアウトを規定することにより、配線２０Ａの下層
の接続孔１６Ａを所望の寸法および形状で形成すること
ができる。同様に、フォトレジスト１４の開孔１３Ｂの
端部と配線２０Ｂの端部の相対的なレイアウトを規定す
ることにより、配線２０Ｂの下層の接続孔１６Ｂを所望
の寸法および形状で形成することができる。
【００４９】次に、フォトレジスト１４を除去した後、
アスペクト比の大きい接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部に配線材料を確実に埋め込むため、まず図
１３に示すように、カバレージに優れたＣＶＤ法による
ＴｉＮ／Ｔｉ膜１７を接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部を含む半導体基板１の全面に堆積した後、
図１４に示すように、接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部にＷ（タングステン）膜１８を埋め込む。
Ｗ膜１８の埋め込みは、例えば接続孔１５Ａ，１６Ａ，
１５Ｂ，１６Ｂの内部を含む半導体基板１の全面にＣＶ
Ｄ法でＷ膜１８を堆積し、これをエッチバックして接続
孔１５Ａ，１６Ａ，１５Ｂ，１６Ｂの内部に残す。
アスペクト比の大きい接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部に配線材料を確実に埋め込むため、まず図
１３に示すように、カバレージに優れたＣＶＤ法による
ＴｉＮ／Ｔｉ膜１７を接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部を含む半導体基板１の全面に堆積した後、
図１４に示すように、接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部にＷ（タングステン）膜１８を埋め込む。
Ｗ膜１８の埋め込みは、例えば接続孔１５Ａ，１６Ａ，
１５Ｂ，１６Ｂの内部を含む半導体基板１の全面にＣＶ
Ｄ法でＷ膜１８を堆積し、これをエッチバックして接続
孔１５Ａ，１６Ａ，１５Ｂ，１６Ｂの内部に残す。
【００５０】次に、図１５に示すように、層間絶縁膜１
２上にスパッタ法で堆積した、例えばＡｌ膜、ＴｉＮ膜
の二層膜をパターニングして、第二層目の配線１９Ａ，
１９Ｂ，１９Ｃを形成する。配線１９Ａは、接続孔１５
Ａ，１６Ａを通じて第一層目の配線２０ＡおよびＭＯＳ
ＦＥＴＱn の半導体領域（アクティブ部）６Ａにそれぞ
れ接続され、配線１９Ｂは、接続孔１５Ｂ，１６Ｂを通
じてＭＯＳＦＥＴＱnの半導体領域（アクティブ部）６
Ｂに接続される。なお、ＭＯＳＦＥＴＱn の半導体領域
（アクティブ部）６Ａを第一層目の配線２０Ａとのみ接
続したい場合は、第二層目の配線１９Ａをダミー配線で
構成すればよい。
２上にスパッタ法で堆積した、例えばＡｌ膜、ＴｉＮ膜
の二層膜をパターニングして、第二層目の配線１９Ａ，
１９Ｂ，１９Ｃを形成する。配線１９Ａは、接続孔１５
Ａ，１６Ａを通じて第一層目の配線２０ＡおよびＭＯＳ
ＦＥＴＱn の半導体領域（アクティブ部）６Ａにそれぞ
れ接続され、配線１９Ｂは、接続孔１５Ｂ，１６Ｂを通
じてＭＯＳＦＥＴＱnの半導体領域（アクティブ部）６
Ｂに接続される。なお、ＭＯＳＦＥＴＱn の半導体領域
（アクティブ部）６Ａを第一層目の配線２０Ａとのみ接
続したい場合は、第二層目の配線１９Ａをダミー配線で
構成すればよい。
【００５１】上記した本実施例の半導体集積回路装置で
は半導体主面上のアクティブ部と第一層配線および第二
層配線がそれぞれ相互に接続される構成を有している。
よって、接続孔数を減少させることができ、実施例１同
様、チップ面積の減少、集積度の向上および素子性能の
向上と生産歩留まりの向上が図れる。
は半導体主面上のアクティブ部と第一層配線および第二
層配線がそれぞれ相互に接続される構成を有している。
よって、接続孔数を減少させることができ、実施例１同
様、チップ面積の減少、集積度の向上および素子性能の
向上と生産歩留まりの向上が図れる。
【００５２】さらに、本実施例では、従来は２工程で行
っていた接続孔（１５Ａ，１５Ｂ）および接続孔（１６
Ａ，１６Ｂ）の形成を１工程で行うことができるので、
Ａｌ二層配線を有するＭＯＳ・ＬＳＩの製造工程を短縮
して製造歩留りを向上させることができる。
っていた接続孔（１５Ａ，１５Ｂ）および接続孔（１６
Ａ，１６Ｂ）の形成を１工程で行うことができるので、
Ａｌ二層配線を有するＭＯＳ・ＬＳＩの製造工程を短縮
して製造歩留りを向上させることができる。
【００５３】また、本実施例の半導体集積回路装置を上
記のような製造方法により作成すれば、接続孔１５Ａ，
１６Ａの内部の導電膜（ＴｉＮ／Ｔｉ膜１７）と第一層
目の配線２０Ａとが配線２０Ａの上面のみならず側面で
も接触するため、接続孔１５Ａ，１６Ａの径が微細な場
合でも、十分な接触面積を確保してコンタクト抵抗を低
減することができる。また、これにより、回路設計の自
由度も向上する。
記のような製造方法により作成すれば、接続孔１５Ａ，
１６Ａの内部の導電膜（ＴｉＮ／Ｔｉ膜１７）と第一層
目の配線２０Ａとが配線２０Ａの上面のみならず側面で
も接触するため、接続孔１５Ａ，１６Ａの径が微細な場
合でも、十分な接触面積を確保してコンタクト抵抗を低
減することができる。また、これにより、回路設計の自
由度も向上する。
【００５４】（実施例３）本発明の実施例３であるＡｌ
三層配線を有するＭＯＳ・ＬＳＩの製造方法の一例を図
１６〜図１８を用いて説明する。
三層配線を有するＭＯＳ・ＬＳＩの製造方法の一例を図
１６〜図１８を用いて説明する。
【００５５】ウエル２の主面上にＭＯＳＦＥＴＱn を形
成した後、第一層目の配線２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄの上層に層間絶縁膜１２を堆積するまでの工程（図
１〜図２、図９〜図１０参照）は、前記実施例２と同じ
である。
成した後、第一層目の配線２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄの上層に層間絶縁膜１２を堆積するまでの工程（図
１〜図２、図９〜図１０参照）は、前記実施例２と同じ
である。
【００５６】次に、図１６に示すように、層間絶縁膜１
２の上層に第二層目の配線２１Ａ，２１Ｂ，２１Ｃを形
成し、続いてその上層に第二層目の層間絶縁膜２２を堆
積する。配線２１Ａ，２１Ｂ，２１Ｃは、例えばＴｉＮ
膜、Ａｌ膜、ＴｉＮ膜の三層膜で構成し、層間絶縁膜２
２は、例えば酸化シリコン膜とスピンオングラス膜とで
構成する。このとき、接続孔形成領域（ａ）の近傍の配
線２１Ａの端部を接続孔形成領域（ａ）と重なるように
配置する。また、フィールド絶縁膜３上に配置したゲー
ト電極５上の接続孔形成領域（ｃ）の近傍の配線２１Ｃ
の端部を接続孔形成領域（ｃ）と重なるように配置す
る。
２の上層に第二層目の配線２１Ａ，２１Ｂ，２１Ｃを形
成し、続いてその上層に第二層目の層間絶縁膜２２を堆
積する。配線２１Ａ，２１Ｂ，２１Ｃは、例えばＴｉＮ
膜、Ａｌ膜、ＴｉＮ膜の三層膜で構成し、層間絶縁膜２
２は、例えば酸化シリコン膜とスピンオングラス膜とで
構成する。このとき、接続孔形成領域（ａ）の近傍の配
線２１Ａの端部を接続孔形成領域（ａ）と重なるように
配置する。また、フィールド絶縁膜３上に配置したゲー
ト電極５上の接続孔形成領域（ｃ）の近傍の配線２１Ｃ
の端部を接続孔形成領域（ｃ）と重なるように配置す
る。
【００５７】次に、図１７に示すように、接続孔形成領
域（ａ），（ｂ），（ｃ）のそれぞれの上方に開孔２３
Ａ，２３Ｂ，２３Ｃを設けたフォトレジスト２４を層間
絶縁膜２２上に被着し、フォトレジスト２４、第二層目
の配線２１Ａ，２１Ｂ，２１Ｃ、第一層目の配線２０
Ａ，２０Ｂ，２０Ｃをマスクにして層間絶縁膜２２、層
間絶縁膜１２、絶縁膜９、ゲート絶縁膜４を連続してエ
ッチングすることにより、層間絶縁膜２２に接続孔２５
Ａ，２５Ｂ，２５Ｃを、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂ，１５Ｃを、絶縁膜９に接続孔１６Ａ，１６
Ｂ，１６Ｃをそれぞれ形成する。
域（ａ），（ｂ），（ｃ）のそれぞれの上方に開孔２３
Ａ，２３Ｂ，２３Ｃを設けたフォトレジスト２４を層間
絶縁膜２２上に被着し、フォトレジスト２４、第二層目
の配線２１Ａ，２１Ｂ，２１Ｃ、第一層目の配線２０
Ａ，２０Ｂ，２０Ｃをマスクにして層間絶縁膜２２、層
間絶縁膜１２、絶縁膜９、ゲート絶縁膜４を連続してエ
ッチングすることにより、層間絶縁膜２２に接続孔２５
Ａ，２５Ｂ，２５Ｃを、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂ，１５Ｃを、絶縁膜９に接続孔１６Ａ，１６
Ｂ，１６Ｃをそれぞれ形成する。
【００５８】このとき、第一層目の層間絶縁膜１２の接
続孔１５Ａ，１５Ｂ，１５Ｃは、それぞれ第二層目の配
線２１Ａ，２１Ｂ，２１Ｃに対してセルフアラインで形
成され、絶縁膜９の接続孔１６Ａ，１６Ｂ，１６Ｃは、
それぞれ第二層目の配線２１Ａ，２１Ｃおよび第一層目
の配線２０Ａ，２０Ｂ，２０Ｃに対してセルフアライン
で形成される。
続孔１５Ａ，１５Ｂ，１５Ｃは、それぞれ第二層目の配
線２１Ａ，２１Ｂ，２１Ｃに対してセルフアラインで形
成され、絶縁膜９の接続孔１６Ａ，１６Ｂ，１６Ｃは、
それぞれ第二層目の配線２１Ａ，２１Ｃおよび第一層目
の配線２０Ａ，２０Ｂ，２０Ｃに対してセルフアライン
で形成される。
【００５９】次に、フォトレジスト２４を除去した後、
アスペクト比の大きい接続孔（２５Ａ，２５Ｂ，２５
Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部に配線材料を確実に埋め込むため、図１８に
示すように、カバレージに優れたＣＶＤ法によるＴｉＮ
／Ｔｉ膜１７を接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
を含む半導体基板１の全面に堆積した後、第三層目の配
線材料であるＡｌ膜を接続孔（２５Ａ，２５Ｂ，２５
Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部を含む半導体基板１の全面にスパッタ法で堆
積する。
アスペクト比の大きい接続孔（２５Ａ，２５Ｂ，２５
Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部に配線材料を確実に埋め込むため、図１８に
示すように、カバレージに優れたＣＶＤ法によるＴｉＮ
／Ｔｉ膜１７を接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
を含む半導体基板１の全面に堆積した後、第三層目の配
線材料であるＡｌ膜を接続孔（２５Ａ，２５Ｂ，２５
Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部を含む半導体基板１の全面にスパッタ法で堆
積する。
【００６０】このとき、半導体基板１を高温に加熱した
状態でＡｌ膜を堆積する。このようにすると、融点の低
い金属材料であるＡｌの流動性が高くなるので、アスペ
クト比の大きい接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
にＡｌ膜を良好に埋め込むことができる。
状態でＡｌ膜を堆積する。このようにすると、融点の低
い金属材料であるＡｌの流動性が高くなるので、アスペ
クト比の大きい接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
にＡｌ膜を良好に埋め込むことができる。
【００６１】また、通常のスパッタ法でＡｌ膜を堆積し
た後、半導体基板１を高圧雰囲気中で高温に加熱しても
よい。通常のスパッタ法でＡｌ膜を堆積すると、アスペ
クト比の大きい接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
にボイド（空隙）が発生する。その後、Ａｌ膜の表面が
酸化しないようにしたまま半導体基板１を高圧雰囲気中
で高温に加熱すると、Ａｌの流動性が高くなると共にボ
イドが高圧で押し潰されるので、アスペクト比の大きい
接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５Ａ，１５Ｂ，１
５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部にＡｌ膜を良好
に埋め込むことができる。
た後、半導体基板１を高圧雰囲気中で高温に加熱しても
よい。通常のスパッタ法でＡｌ膜を堆積すると、アスペ
クト比の大きい接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
にボイド（空隙）が発生する。その後、Ａｌ膜の表面が
酸化しないようにしたまま半導体基板１を高圧雰囲気中
で高温に加熱すると、Ａｌの流動性が高くなると共にボ
イドが高圧で押し潰されるので、アスペクト比の大きい
接続孔（２５Ａ，２５Ｂ，２５Ｃ，１５Ａ，１５Ｂ，１
５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部にＡｌ膜を良好
に埋め込むことができる。
【００６２】その後、Ａｌ膜上にスパッタ法でＴｉＮ膜
を堆積した後、このＴｉＮ膜およびＡｌ膜をパターニン
グして、第三層目の配線２６Ａ，２６Ｂ，２６Ｃを形成
する。配線２６Ａは、接続孔２５Ａ，１５Ａ，１６Ａを
通じて第二層目の配線２１Ａ、第一層目の配線２０Ａお
よびＭＯＳＦＥＴＱn の半導体領域（アクティブ部）６
Ａにそれぞれ接続され、配線２６Ｂは、接続孔２５Ｂ，
１５Ｂ，１６Ｂを通じて第二層目の配線２１Ｂ、第一層
目の配線２０ＢおよびＭＯＳＦＥＴＱn の半導体領域
（アクティブ部）６Ｂにそれぞれ接続され、配線２６Ｃ
は、接続孔２５Ｃ，１５Ｃ，１６Ｃを通じてフィールド
絶縁膜３上のゲート電極５にそれぞれ接続される。な
お、第三層目の配線２６Ａ，２６Ｂ，２６Ｃ、第二層目
の配線２１Ａ，２１Ｂ，２１Ｃ、第一層目の配線２０
Ａ，２０Ｂ，２０Ｃのそれぞれの一部は、必要に応じて
ダミー配線で構成してもよい。
を堆積した後、このＴｉＮ膜およびＡｌ膜をパターニン
グして、第三層目の配線２６Ａ，２６Ｂ，２６Ｃを形成
する。配線２６Ａは、接続孔２５Ａ，１５Ａ，１６Ａを
通じて第二層目の配線２１Ａ、第一層目の配線２０Ａお
よびＭＯＳＦＥＴＱn の半導体領域（アクティブ部）６
Ａにそれぞれ接続され、配線２６Ｂは、接続孔２５Ｂ，
１５Ｂ，１６Ｂを通じて第二層目の配線２１Ｂ、第一層
目の配線２０ＢおよびＭＯＳＦＥＴＱn の半導体領域
（アクティブ部）６Ｂにそれぞれ接続され、配線２６Ｃ
は、接続孔２５Ｃ，１５Ｃ，１６Ｃを通じてフィールド
絶縁膜３上のゲート電極５にそれぞれ接続される。な
お、第三層目の配線２６Ａ，２６Ｂ，２６Ｃ、第二層目
の配線２１Ａ，２１Ｂ，２１Ｃ、第一層目の配線２０
Ａ，２０Ｂ，２０Ｃのそれぞれの一部は、必要に応じて
ダミー配線で構成してもよい。
【００６３】上記した本実施例の半導体集積回路装置で
は半導体主面上のアクティブ部およびゲートポリシリコ
ンと第一層配線および第二層配線および第三層配線がそ
れぞれ同一の接続領域で相互に接続される構成を有して
いる。よって、従来多数の接続孔が必要であったものが
その数を大幅に減少させることができ、前述の実施例
１、２同様、チップ面積の減少、集積度の向上および素
子性能の向上と生産歩留まりの向上が図れる。
は半導体主面上のアクティブ部およびゲートポリシリコ
ンと第一層配線および第二層配線および第三層配線がそ
れぞれ同一の接続領域で相互に接続される構成を有して
いる。よって、従来多数の接続孔が必要であったものが
その数を大幅に減少させることができ、前述の実施例
１、２同様、チップ面積の減少、集積度の向上および素
子性能の向上と生産歩留まりの向上が図れる。
【００６４】さらに、本実施例では、従来は２工程で行
っていた接続孔（１５Ａ，１５Ｂ）および接続孔（１６
Ａ，１６Ｂ）の形成を１工程で行うことができるので、
Ａｌ二層配線を有するＭＯＳ・ＬＳＩの製造工程を短縮
して製造歩留りを向上させることができる。
っていた接続孔（１５Ａ，１５Ｂ）および接続孔（１６
Ａ，１６Ｂ）の形成を１工程で行うことができるので、
Ａｌ二層配線を有するＭＯＳ・ＬＳＩの製造工程を短縮
して製造歩留りを向上させることができる。
【００６５】また、本実施例の半導体集積回路装置を上
記のような製造方法により作成すれば、従来は３工程で
行っていた接続孔（２５Ａ，２５Ｂ，２５Ｃ）、接続孔
（１５Ａ，１５Ｂ）および接続孔（１６Ａ，１６Ｂ）の
形成を１工程で行うことができるので、Ａｌ三層配線を
有するＭＯＳ・ＬＳＩの製造工程を大幅に短縮して製造
歩留りを向上させることができる。
記のような製造方法により作成すれば、従来は３工程で
行っていた接続孔（２５Ａ，２５Ｂ，２５Ｃ）、接続孔
（１５Ａ，１５Ｂ）および接続孔（１６Ａ，１６Ｂ）の
形成を１工程で行うことができるので、Ａｌ三層配線を
有するＭＯＳ・ＬＳＩの製造工程を大幅に短縮して製造
歩留りを向上させることができる。
【００６６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６７】前記実施例では、最下層に半導体主面上の
半導体領域（アクティブ部）が存在する場合を述べた
が、半導体主面上の半導体領域（アクティブ部）の存在
に関係なく、相互に接続される一組の配線層のうち最下
層がＡｌ配線層であっても構わず、その最下層のＡｌ配
線層が第一層配線層等に限られるわけではなく、任意の
配線層であることもいうまでもない。
半導体領域（アクティブ部）が存在する場合を述べた
が、半導体主面上の半導体領域（アクティブ部）の存在
に関係なく、相互に接続される一組の配線層のうち最下
層がＡｌ配線層であっても構わず、その最下層のＡｌ配
線層が第一層配線層等に限られるわけではなく、任意の
配線層であることもいうまでもない。
【００６８】また、前記実施例では、Ａｌ二層配線およ
びＡｌ三層配線を有するＬＳＩの製造に適用した例を説
明したが、四層またはそれ以上の配線層を有するＬＳＩ
の製造に適用することもできる。
びＡｌ三層配線を有するＬＳＩの製造に適用した例を説
明したが、四層またはそれ以上の配線層を有するＬＳＩ
の製造に適用することもできる。
【００６９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野のうちＭＯ
Ｓ・ＬＳＩに適用した場合について説明したが、これに
限定されるものではなく、たとえば、バイポーラＬＳＩ
にも適用することが可能である。
てなされた発明をその背景となった利用分野のうちＭＯ
Ｓ・ＬＳＩに適用した場合について説明したが、これに
限定されるものではなく、たとえば、バイポーラＬＳＩ
にも適用することが可能である。
【００７０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００７１】（１）本発明によれば、同一の接続領域上
に複数の接続機能を有する接続孔（すなわち複数の配線
層および半導体主面上のアクティブ部との相互接続）が
形成できる。
に複数の接続機能を有する接続孔（すなわち複数の配線
層および半導体主面上のアクティブ部との相互接続）が
形成できる。
【００７２】（２）上記（１）の結果、チップサイズの
縮小および集積化の向上が達成できる。
縮小および集積化の向上が達成できる。
【００７３】（３）本発明によれば、接続孔数を減少で
きるため、生産歩留まりの向上が図れる。
きるため、生産歩留まりの向上が図れる。
【００７４】（４）本発明によれば、接続孔数を減少で
きるため、導電性が改善され、素子のパルス応答（周波
数応答）等特性の改善が可能である。
きるため、導電性が改善され、素子のパルス応答（周波
数応答）等特性の改善が可能である。
【図１】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図２】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図３】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図４】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図５】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図６】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図７】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図８】本発明の実施例１である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図９】本発明の実施例２である半導体集積回路装置の
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図１０】本発明の実施例２である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１１】本発明の実施例２である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１２】本発明の実施例２である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１３】本発明の実施例２である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１４】本発明の実施例２である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１５】本発明の実施例２である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１６】本発明の実施例３である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１７】本発明の実施例３である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１８】本発明の実施例３である半導体集積回路装置
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
１ 半導体基板 ２ ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６Ａ 半導体領域（アクティブ部） ６Ｂ 半導体領域（アクティブ部） ７ サイドウォールスペーサ ８ キャップ絶縁膜 ９ 絶縁膜 １０ メタル膜 １０Ａ 配線 １０Ｂ 配線 １０Ｃ 配線 １０Ｄ 配線 １１ フォトレジスト １２ 層間絶縁膜 １３Ａ 開孔 １３Ｂ 開孔 １４ フォトレジスト １５Ａ 接続孔 １５Ｂ 接続孔 １５Ｃ 接続孔 １６Ａ 接続孔 １６Ｂ 接続孔 １６Ｃ 接続孔 １７ ＴｉＮ／Ｔｉ膜 １８ Ｗ膜 １９Ａ 配線 １９Ｂ 配線 １９Ｃ 配線 ２０Ａ 配線 ２０Ｂ 配線 ２０Ｃ 配線 ２０Ｄ 配線 ２１Ａ 配線 ２１Ｂ 配線 ２１Ｃ 配線 ２２ 層間絶縁膜 ２３Ａ 開孔 ２３Ｂ 開孔 ２３Ｃ 開孔 ２４ フォトレジスト ２５Ａ 接続孔 ２５Ｂ 接続孔 ２５Ｃ 接続孔 ２６Ａ 配線 ２６Ｂ 配線 ２６Ｃ 配線 Ｑn ＭＯＳＦＥＴ
Claims (9)
- 【請求項１】 半導体基板主面上に、下層絶縁層および
上層絶縁層に挟まれて設けられた導電性の配線層を少な
くとも二層以上有し、それが順に積層されてなる多層配
線を有する半導体集積回路装置であって、前記半導体基
板内に設けられた半導体素子領域が、第一層配線に接続
されることなく、第ｍ層配線（ｍは２以上の整数）に接
続されることを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板主面上に、下層絶縁層および
上層絶縁層に挟まれて設けられた導電性の配線層を少な
くとも三層以上有し、それが順に積層されてなる多層配
線を有する半導体集積回路装置であって、第ｎ層配線
（ｎは１以上の整数）が、第（ｎ＋１）層配線に接続さ
れることなく、第（ｎ＋ｍ）層配線（ｍは２以上の整
数）に接続されることを特徴とする半導体集積回路装
置。 - 【請求項３】 半導体基板主面上に、下層絶縁層および
上層絶縁層に挟まれて設けられた導電性の配線層を少な
くとも二層以上有し、それが順に積層されてなる多層配
線を有する半導体集積回路装置であって、前記半導体基
板内に設けられた半導体素子領域、第ｎ層配線および第
ｍ層配線（ｎは１以上の整数、ｍは２以上の整数、ｎ≠
ｍ）が、単一の接続孔領域で、その接続孔を介して相互
に接続されることを特徴とする半導体集積回路装置。 - 【請求項４】 半導体基板主面上に、下層絶縁層および
上層絶縁層に挟まれて設けられた導電性の配線層を少な
くとも三層以上有し、それが順に積層されてなる多層配
線を有する半導体集積回路装置であって、前記半導体基
板内に設けられた半導体素子領域、第ｎ層配線、第ｍ層
配線および第ｋ層配線（ｎは１以上の整数、ｍは２以上
の整数、ｋは３以上の整数、ｎ≠ｍ≠ｋ）が、単一の接
続孔領域でその接続孔を介して相互に接続されることを
特徴とする半導体集積回路装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置であって、前記配線層はＴｉＮ／Ｔｉ膜を
有する単層もしくは多層の薄膜であることを特徴とする
半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置であ
って、前記ＴｉＮ／Ｔｉ膜はＣＶＤ法により作成された
ことを特徴とする半導体集積回路装置。 - 【請求項７】 半導体基板の主面上に複数の配線層を備
えた半導体集積回路装置の製造方法であって、下層配線
層もしくは前記半導体基板の主面に設けられた半導体素
子領域への接続のための接続孔は、前記下層配線層の直
上の配線層の一部をマスクの一部とするエッチングによ
り形成することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、前記接続孔を形成した後、前記接続孔
の内部にＣＶＤ法でＴｉＮ／Ｔｉ膜を堆積することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項７記載の半導体集積回路装置の製
造方法であって、前記接続孔を形成した後、前記半導体
基板を高温に加熱した状態でその全面にＡｌ膜を堆積す
ることにより、前記接続孔の内部に前記Ａｌ膜を埋め込
むことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18961995A JPH0936229A (ja) | 1995-07-25 | 1995-07-25 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18961995A JPH0936229A (ja) | 1995-07-25 | 1995-07-25 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936229A true JPH0936229A (ja) | 1997-02-07 |
Family
ID=16244335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18961995A Withdrawn JPH0936229A (ja) | 1995-07-25 | 1995-07-25 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326220B1 (ko) * | 1998-06-03 | 2002-02-27 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 |
| JP2010045205A (ja) * | 2008-08-13 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
-
1995
- 1995-07-25 JP JP18961995A patent/JPH0936229A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326220B1 (ko) * | 1998-06-03 | 2002-02-27 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 |
| US6368956B2 (en) | 1998-06-03 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| JP2010045205A (ja) * | 2008-08-13 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
| USRE45480E1 (en) | 2008-08-13 | 2015-04-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and producing method thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
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