TWI559388B

TWI559388B - 用於微機電系統的化學機械研磨處理流程

Info

Publication number: TWI559388B
Application number: TW100106471A
Authority: TW
Inventors: 萊西喬瑟夫戴曼高登; 麥格瑞湯瑪斯Ｌ; 喬西菲克倫; 優士特丹尼斯Ｊ
Original assignee: 煙草動力學股份有限公司
Priority date: 2010-03-01
Filing date: 2011-02-25
Publication date: 2016-11-21
Also published as: CN102858681B; EP2542499A2; WO2011109231A2; CN102858681A; WO2011109231A3; EP2542499B1; TW201145375A; US8124527B2; US20110212593A1

Description

用於微機電系統的化學機械研磨處理流程

本發明實施例大體而言係有關於一種微機電系統(MEMS)的形成，其利用化學機械研磨或平坦化(CMP)處理，以形成一平坦的下電極配置，使平坦的MEMS技術可以實現。

習知MEMS技術常用化學氣相沈積(CVD)或爐處理來沈積犧牲薄膜。該等犧牲薄膜係全覆沈積在下層結構上，其通常並不具有平坦的下層構形。該犧牲薄膜有延續下層結構的輪廓之趨勢，其折中該MEMS元件的結構完整性，因為在MEMS設計上容納該犧牲薄膜形成所必須做出的讓步。接著，該MEMS層會在該犧牲層上產生一共形塗層。明確地說，該MEMS元件的結構完整性會因為獲得一平坦的犧牲層之努力而折中。即使對該等犧牲層使用平坦化旋塗薄膜的MEMS處理，仍須承受必須在該下層電極構形上平坦化的困擾。

因此，在此技藝中需要一種製造MEMS元件的方法，在此方法中，平坦化該下電極但並不折中該MEMS元件的結構完整性。

本發明大體而言係有關於在互補式金屬氧化物半導體(CMOS)後段(BEOL)處理中一MEMS(微機電系統)懸臂式開關的形成。應了解在此所討論的開關可以是電阻開關或電容開關。該懸臂式開關係經形成為與該結構中的下電極電氣交流。該下電極可全覆沈積並圖案化或僅沈積在該下層結構的介層洞或溝槽內。然後利用CMP(化學機械研磨)平坦化用於該下電極的過量材料。接下來在該平坦化的下電極上形成該懸臂式開關。

在一實施例中，揭示一種方法。該方法包含在一基板上沈積一或多個導電層。該基板擁有一第一介電層，其具有延伸穿過其間至下層內連線結構的介層洞。該一或多個導電層填充該等介層洞。該方法也包含圖案化該一或多個導電層以暴露出該第一介電層的至少一部分。該方法另包含在該圖案化的一或多個導電層以及該暴露出的第一介電層上沈積一第二介電層。該方法也包含化學機械研磨該第二介電層與該等圖案化的導電層之至少一部分，以產生經研磨的電極。該方法另包含封裝該第一介電層與該等經研磨的電極，以及形成一懸臂式元件，其係與該等經研磨的電極之至少一部分電氣接觸。

在另一實施例中，揭示一種方法。該方法包含形成複數個介層洞，其穿透形成在一基板上的介電層，以暴露出一或多個內連線構件。該方法也包含調整該複數個介層洞的一或多個介層洞以形成一或多個溝槽。該方法另包含在該介電層上、該暴露出的一或多個內連線構件上、以及該複數個介層洞與該一或多個溝槽兩者內沈積一或多個導電層。該方法也包含化學機械研磨該一或多個導電層，以暴露出該介電層的至少一部分並形成MEMS電極。該方法另包含封裝該介電層與該等MEMS電極。該方法也包含形成一懸臂式元件，其係與該等MEMS電極的至少一者電氣接觸。

在另一實施例中，揭示一種方法。該方法包含形成一或多個介層洞，其穿透一第一介電層，以暴露出一或多個內連線構件。該方法也包含在該第一介電層內形成一或多個溝槽，使得該一或多個溝槽與一或多個介層洞連接。該方法另包含在具有一第一材料之該一或多個介層洞內、該一或多個溝槽內、以及該第一介電層上沈積一或多個導電層。該方法也包含化學機械研磨該一或多個導電層，以暴露出該第一介電層並在該一或多個溝槽內形成一或多個MEMS電極。該方法另包含封裝該第一介電層與該一或多個MEMS電極。該方法也包含形成一懸臂式元件，其係與該一或多個MEMS電極電氣接觸。

本發明大體而言係有關於一互補式金屬氧化物半導體(CMOS)後段(BEOL)處理中一MEMS(微機電系統)懸臂式開關的形成。該懸臂式開關係經形成為與該結構中的下電極電氣交流。該下電極可全覆沈積並圖案化或僅沈積在該下層結構的介層洞或溝槽內。然後利用CMP(化學機械研磨)平坦化用於該下電極的過量材料。接下來，在該平坦化的下電極上形成該懸臂式開關。

在此揭示之實施例描述CMOS BEOL中一MEMS懸臂式開關的形成。該等實施例描述在鋁或銅BEOL中數種不同的製造選項。但是，此相同方法可用在任何運用CMP做為平坦化方法的BEOL上。

該第一實施例在第1A至1G圖中說明。起始點在第1A圖中說明，其中一或多個內連線構件102，例如金屬或其他導電材料，係經由穿透周圍的內金屬介電層106所形成的介層洞104而暴露出來。在一實施例中，該一或多個內連線構件102可包含金屬，該金屬選自由鈦、銅、鋁、鎢、及其組合物所組成的群組。應了解該等內連線構件102可包含除了金屬之外的其他材料，例如氮化鈦。該等介層洞104可藉由圖案化該內金屬介電層106以除去該介電材料且留下該介層洞來形成。該內金屬介電層106可包含用於習知CMOS BEOL處理之任何適合介電材料，例如氮化矽、氧化矽、氮氧化矽、及其組合物。一旦該等介層洞104已形成，可利用一導電材料做為該等介層洞104的內襯，例如鈦、鋁、鎢、銅、氮化鈦、及其組合物。做為該等介層洞104的內襯之特定材料可包含用來在CMOS BEOL結構中填充介層洞的任何習知材料。

在第1B圖中，該下電極材料108係大量沈積在該具內襯的介層洞內以及該內金屬介電層106上。在一實施例中，該下電極材料108可包含氮化鈦。應了解可使用能夠進行化學機械研磨的任何導電材料，包含已能精確掌控的多堆疊技術。在一實施例中，該下電極材料108可包含鈦/氮化鈦堆疊。該下電極材料108的厚度係因應後續CMP做調整。該下電極材料108係經選擇以擁有預期電阻。在一實施例中，該下電極材料108包含單一層預定材料，例如氮化鈦。在另一實施例中，該下電極材料108可以是一複合薄膜，由一堆疊之多個層組成，其共同擁有預期的電阻。例如，該堆疊可包含鈦/氮化鈦/鋁銅/氮化鈦堆疊。該堆疊最頂層的最終厚度應足夠厚以承受後續的CMP步驟。在CMP處理中，一部分的下電極材料108會被除去。因此，該下電極材料108應足夠厚以餘留足夠的材料作為下電極。在一實施例中，該最頂層(即上述堆疊範例中的氮化鈦)的厚度可介於約2000埃至約3500埃之間。在該下電極材料108為單一層的實施例中，該下電極材料108可沈積至約2000埃至約3500埃之間的厚度。

應控制該下電極材料108的厚度以符合某些電氣需求，例如片電阻(sheet resistance)。當該下電極材料108包含其上具有鋁銅與氮化鈦的多層堆疊時，該鋁銅層提供該電極一特定電阻，而該氮化鈦作用為一導電蝕刻終止層，其電阻比鋁高很多(因此，鋁界定該電極的電阻，而不論氮化鈦的厚度為何)。氮化鈦的適當厚度可介於約2000埃至約3500埃之間，例如約3000埃。在研磨期間，大部分，若非全部，的氮化鈦會被除去，僅留下該鋁銅。該鋁銅層的適當厚度可介於約5000埃至約9000埃之間，例如約6500埃。若需改變電阻，可將該鋁銅與該氮化鈦的厚度分別增加至約10000埃與4000至5000埃。

當所沈積的堆疊係一鋁/銅/氮化鈦堆疊時，該氮化鈦可作用為蝕刻終止層。因此，該氮化鈦係一導電蝕刻終止層。該鋁－銅是電極，而該氮化鈦保護實際的鑲嵌下電極(即鋁－銅)，因為該實際的電極無法輕易進行化學機械研磨。使用沈積在鋁－銅鑲嵌結構上之氮化鈦做為蝕刻終止材料的益處在於該蝕刻終止材料是導電的，同時額外保護該實際的電極。因此，可維持預期的導電性，並且不損及該電極材料。另一益處在於該電極的鋁－銅材料無法輕易進行化學機械研磨，這會使CMP步驟期間回蝕該電極材料變得十分困難。藉由使用鋁銅做為電極材料，然後在其上堆疊氮化鈦，該氮化鈦(其較容易進行化學機械研磨)可在該介電層的CMP期間反平坦化。因此，該氮化鈦提供CMP步驟彈性，這是做為電極的鋁－銅材料完全無法做到的。應了解該導電蝕刻終止層並不一定要是氮化鈦，而可以是能夠執行氮化鈦例示的相同功能之導電材料。

然後，圖案化該下電極材料108以形成用於MEMS元件之電極110的最終電極結構，如第1C圖所示。該圖案化可利用在CMOS BEOL處理中執行的習知圖案化來進行。例如，可沈積一光阻並顯影以產生一光罩。然後，將該下電極材料108未受到光罩覆蓋的部分暴露在一蝕刻劑中以除去部分的該下電極材料108。然後，可除去該光罩而餘留下該最終電極結構。

在下一個製造階段中，第1D圖，可沈積一第二介電層112。在一實施例中，該第二介電層112可包含二氧化矽。在另一實施例中，該第二介電層112可包含PE-TEOS(電漿輔助之四乙氧基矽烷)、HDP SiO₂(高密度電漿二氧化矽)或用來在CMP之前進行縫隙填充的任何典型鋁銅BEOL材料。該第二介電層112的厚度取決於該下電極材料108與該第二介電層112間的蝕刻選擇性。例如，在一實施例中，該下電極材料108可包含氮化鈦，而該第二介電層可包含二氧化矽。在該範例中，因為CMP所使用的化學品之選擇性，二氧化矽對氮化鈦的厚度比是3：1。該第二介電層112的厚度係經控制以提供充分的縫隙填充與研磨邊緣化(marginality)，例如該等電極110高度之約1至約1.5倍。例如，一高密度電漿氧化物的厚度可介於約13000埃至約25000埃之間，例如約14000埃或約20000埃。沈積該第二介電層112以確保沒有孔洞或縫隙形成在該等電極110之間。該第二介電層112可以PE-SiO₂、HDP SiO₂或PE-TEOS之單一步驟沈積法來沈積。或者，該第二介電層112可以多層結構來沈積，例如沈積HDP SiO₂，接著沈積PE-TEOS，例如在鋁BEOL CMOS內連線中常用者。在運用一多層結構做為該第二介電層112的實施例中，該下層的厚度可介於約1微米至約2微米間，例如約1.4微米，以充份填充相鄰電極110之間的縫隙。

該處理之下個步驟，在第1E圖中示出，係透過CMP執行該氧化物鑲嵌步驟。CMP後該等電極110的目標厚度係介於約2000埃至約2500埃之間。CMP係利用標準氧化物CMP研磨漿來執行，在CMP之後以氨水洗滌。在CMP處理期間，除去一部分的第二介電層112以及一部分的電極110兩者，留下經過研磨的電極114。在一實施例中，除去約500埃至約1000埃之間的電極110。

然後利用一封裝層116封裝該最終的研磨電極114，如第1F圖所示者。在一實施例中，該封裝層116可包含一絕緣材料。可用習知沈積方法來沈積該封裝層116，例如電漿輔助化學氣相沈積(PECVD)及旋轉塗佈介電沈積，僅舉幾例。在另一實施例中，該封裝層116可包含一薄的PECVD SiO₂層。

在沈積該封裝層116後，可在其上形成該懸臂式開關118，如第1G圖所示。為了形成該懸臂式開關118，暴露該最終的研磨電極114的其中之一，以提供直接電氣連接至該懸臂式開關118的懸臂，並暴露一第二最終研磨電極114做為該懸臂的接觸電極，以在該懸臂處於拉進位置(pulled-in position)時產生接觸。

在暴露所選擇的該等最終研磨電極114後，藉由沈積並圖案化該導電材料繼續該懸臂式開關118的製造，該導電材料在固定與拉進位置兩者上連接該懸臂與該等最終研磨電極。一第一犧牲材料係經沈積並圖案化成為該凹孔，該懸臂式開關118最終會留駐在該凹孔中。然後，沈積並圖案化用於該懸臂的導電材料以形成該懸臂。接著，一第二犧牲層係經沈積並圖案化成為該凹孔，該懸臂式開關118最終會留駐在該凹孔中。接著，若需要的話，可沈積並圖案化一封裝層(取決於用來除去該等犧牲層的蝕刻劑之輸入位置)。然後，除去該等犧牲層以釋放該懸臂，並且密封該封裝層以留下該懸臂式開關118。將該懸臂式開關118與至少一個拉進電極和至少一個接觸電極隔開。之後，可繼續具有懸臂式開關118嵌入在其中的CMOS BEOL處理之典型處理流程。

該第二實施例調整一介層洞鎢插塞(W-plug)內連線，以形成一單鑲嵌系統以製造經CMP的電極，如第2A至2E圖所示者。該第二實施例包含為該電極產生層圖案而非介層洞圖案。該電極圖案係經蝕刻成為溝槽，往下至該等下層金屬內連線構件200。應了解，雖然下方描述是參考鎢插塞處理，但在此討論之所有實施例均可應用在銅雙鑲嵌處理上，而該銅填充介層洞和銅填充溝槽係用來提供層之間的內連線。

在第2A圖中，該等介層洞201係經圖案化至該內金屬介電層204內。該等介層洞201可經局部調整以形成用於該懸臂之拉進電極的該等溝槽202，同時留下該接觸與定錨介層洞201，如設計規則所設定般。

然後，繼續該BEOL鎢插塞處理，如第2B與2C圖所示般。可在該等介層洞201與溝槽202內沈積該插塞內襯206，並且可在該插塞內襯206與該內金屬介電層204上沈積該電極層208。應了解該等介層洞201與溝槽202係以該插塞內襯206與該電極層208的材料來填充。因此，一旦該電極層208受到CMP，該電極層208的材料仍會存在在該等介層洞201與溝槽202內。在一實施例中，該插塞內襯206可包含鎢。在另一實施例中，該插塞內襯206可包含鈦。在另一實施例中，該插塞內襯206可包含氮化鈦。在另一實施例中，該插塞內襯206可包含一鈦/氮化鈦雙層堆疊。在一實施例中，該電極層208可包含鎢。在一實施例中，該電極層208可包含鈦。在另一實施例中，該電極層208可包含氮化鈦。應了解該插塞內襯206與該電極層208也可包含其他導電材料。然後，將該電極層208進行CMP，如第2C圖所示，以在該兩金屬層之間形成該內連線，使得該等MEMS電極210可保留下來。

在第2D圖中，可沈積一薄的介電層212。該介電層212可包含任何慣用在CMOS BEOL處理中的習知介電材料，例如氧化矽、氮化矽、氮氧化矽、及其組合物。在一實施例中，沈積一PECVD SiO₂層做為該介電層212，以覆蓋該等MEMS電極210。

第2E圖示出最終釋出的MEMS懸臂式214，其在具有埋藏的拉進電極218和接觸電極220的該定錨216處連接，該接觸電極220可如上述關於第1G圖所述般製造。

有一些與該第二實施例所示方法相關的風險，其會如下述衝擊具有一平坦化電極的益處。若CMP未被妥善控制，該等標準介層洞201和該等大電極溝槽202間的凹陷差異可能會大到使後來的層與該凹陷電極之間的階梯高度差抵銷平坦化該等電極之作法的益處。此外，形成該等溝槽202時，在該介層洞蝕刻期間之顯著過蝕刻會導致凹陷往下深入該等下層金屬內連線層的側壁。此風險由此方案的第三實施例來減輕。

該第三實施例使用一雙鑲嵌方法來形成該經CMP的電極，如第3A至3F圖所示般。此實施例改善該第二實施例並利用銅雙鑲嵌技術的知識來形成該等內連線介層洞。

第3A和3B圖示出利用先形成介層洞302的方法，連同後續含有該電極設計的溝槽304來形成鎢雙鑲嵌內連線。首先，藉由蝕刻該內金屬介電層306來形成該等介層洞302，以暴露出該等下層金屬內連線308。之後，藉由蝕刻至一預定深度但不暴露出該等下層金屬內連線308的方式，將該等溝槽304蝕刻進入該內金屬介電層306中。該內金屬介電層306與該等金屬內連線308可包含用於CMOS BEOL處理中的習知材料。

第3C圖透過內襯與主體層沈積繼續典型的鎢插塞處理。如第3C圖所示，一內襯層(或內襯層堆疊)係經沈積在該等介層洞302、該等溝槽304內，並可能沿著該內金屬介電層306的上表面。之後，可在該等介層洞302內沈積該主體層以填充該等介層洞302，並且沈積在該等溝槽304內以填充該等溝槽304，以及沈積在該內金屬介電層306與內襯(若沿著該內金屬介電層306存在的話)上，做為一導電層310。在一實施例中，該內襯層可包含鈦。在另一實施例中，該內襯層可包含氮化鈦。在另一實施例中，該內襯層可包含鎢。在另一實施例中，該內襯層可包含一導電材料。在另一實施例中，該內襯層可包含一鈦/氮化鈦堆疊。在一實施例中，該主體材料可包含一種材料，其選自由鎢、鈦、氮化鈦、銅、鋁、及其組合物所組成的群組。

如第3D圖所示，然後利用CMP回蝕該導電層310，以便留下該等MEMS電極312，並且再次暴露出該內金屬介電層306。在第3E圖中，可在其上沈積一封裝層314。在一實施例中，該封裝層314可包含一種材料，其選自由氧化矽、氮化矽、氮氧化矽、及其組合物所組成的群組。在一實施例中，可利用在CMOS BEOL處理中常見的任何習知方法來沈積該封裝層314。該封裝層314封裝該等MEMS電極312以及該內金屬介電層306。在一實施例中，該封裝層314包含一沉積的薄的PECVD SiO₂層，以覆蓋該等MEMS電極312。第3F圖示出該最終釋出的MEMS懸臂316，其可以上述關於第1G圖所述方法來製造。

如同該第二實施例般，有一些與此方法相關的風險，其在銅雙鑲嵌處理上是常見的，但先形成介層洞或先形成溝槽的方法係經完全理解並可掌控。如同該第二實施例，最大的風險是鎢填充和隨後的CMP。

第4A至4E圖示出一銅BEOL處理之各個生產階段的MEMS懸臂式元件400。首先，藉由蝕刻該內金屬介電層402來形成介層洞404，以暴露出該等下層金屬內連線401。之後，藉由蝕刻至一預定深度但不暴露出該等下層金屬內連線401的方法，將該等溝槽406蝕刻進入該內金屬介電層402。該內金屬介電層402與該等金屬內連線401可包含用於銅CMOS BEOL處理中的習知材料。

在該等介層洞404、該等溝槽406內，並可能沿著該內金屬介電層402的上表面沈積一內襯層(或內襯層堆疊)。之後，可在該等介層洞404內沈積該主體層以填充該等介層洞404，並且沈積在該等溝槽406內以填充該等溝槽406，以及沈積在該內金屬介電層402與內襯(若沿著該內金屬介電層402存在的話)上，做為一導電層。

然後利用CMP回蝕該導電層，以便留下該等MEMS電極408，並且再次暴露出該內金屬介電層402。可在其上沈積一封裝層410。在一實施例中，該封裝層410可包含一種材料，其選自由氧化矽、氮化矽、氮氧化矽、及其組合物所組成的群組。在一實施例中，可利用在CMOS BEOL處理中常見的任何習知方法來沈積該封裝層410。該封裝層410封裝該等MEMS電極408以及該內金屬介電層402。在一實施例中，該封裝層410包含一薄的PECVD SiO₂層，沉積該薄的PECVD SiO₂層以覆蓋該等MEMS電極408。第4E圖示出該最終釋出的MEMS懸臂412，其可以上述關於第1G圖所述方法來製造。

在CMOS BEOL系統中使用CMP處理來平坦化該等下電極有諸多優勢。該電極空間係完全嵌入並平坦化，可改善該MEMS元件的機械效能，該MEMS元件設計有更大的自由度，並且可使用產業標準氧化物CMP技術。因此，得到一種製造MEMS元件的方法，其中該下電極被平坦化但並不折中該MEMS元件的結構完整性。

雖然前述係針對本發明實施例，但本發明的其他及進一步實施例可在不背離其基本範圍下設計出，而其範圍係由後附申請專利範圍所決定。

102．．．內連線構件

104、201、302、404．．．介層洞

106、204、306、402．．．內金屬介電層

108．．．下電極材料

110、114．．．電極

112．．．第二介電層

116、314、410．．．封裝層

118．．．懸臂式開關

200．．．下層金屬內連線構件

202、304、406．．．溝槽

206．．．插塞內襯

208．．．電極層

210、312、408．．．MEMS電極

212．．．介電層

214、316、412．．．最終釋出的MEMS懸臂

216．．．定錨

218．．．拉進電極

220．．．接觸電極

308、401．．．金屬內連線

310．．．導電層

400．．．MEMS懸臂式元件

因此可以詳細暸解上述本發明之特徵結構的方式，即對本發明更明確的描述，上述簡短地摘要，可藉由參考某些在附圖中所示出的實施例來得到。但是應注意的是，附圖僅示出本發明之一般實施例，因此不應視為係對其範圍之限制，因為本發明可允許其他等效實施例。

第1A至1G根據一實施例圖示出各個生產階段的MEMS懸臂式元件。

第2A至2E根據另一實施例圖示出各個生產階段的MEMS懸臂式元件。

第3A至3F根據另一實施例圖示出各個生產階段的MEMS懸臂式元件。

第4A至4E圖示出一銅後段處理之各個生產階段的MEMS懸臂式元件。

為了促進了解，儘可能使用相同的元件符號來表示該等圖式共有的相同元件。預期到在一實施例中揭示的構件與特徵可有利地併入其他實施例而不需特別詳述。

118．．．懸臂式開關

Claims

一種方法，其包含：在一基板上沈積一或多個導電層，該基板擁有一第一介電層，其具有延伸穿過其間至下層內連線結構的介層洞；圖案化該一或多個導電層以暴露出該第一介電層的至少一部分；在該圖案化的一或多個導電層以及該暴露出的第一介電層上沈積一第二介電層；化學機械研磨該第二介電層與該等圖案化的導電層之至少一部分，以產生經研磨的電極；封裝該第一介電層與該等經研磨的電極；以及形成一懸臂式元件，其係與該等經研磨的電極之至少一部分電氣接觸。
如申請專利範圍第1項所述之方法，其中該一或多個導電層包含複數個層，其含有：一第一導電層；以及一第二導電層，具有比該第一導電層高的片電阻。
如申請專利範圍第2項所述之方法，其中該第一導電層包含鋁-銅，且該第二導電層包含氮化鈦。
如申請專利範圍第3項所述之方法，其中該第一導電層係經沈積至介於約5000埃至約9000埃之間的厚度，且該第二導電層係經沈積至介於約2000埃至約3500埃之間的厚度。
如申請專利範圍第1項所述之方法，其中該第二介電層包含二氧化矽。
如申請專利範圍第1項所述之方法，其中該化學機械研磨包含除去約2000埃至約3500埃之間的該一或多個圖案化導電層。
如申請專利範圍第1項所述之方法，其中該第二介電層包含電漿輔助四乙氧基矽烷(PE-TEOS)。
如申請專利範圍第1項所述之方法，其中該沈積該第二介電層包含沈積多個介電層。
如申請專利範圍第8項所述之方法，其中該多個介電層包含一高密度電漿二氧化矽(HDP-SiO₂)層與一電漿輔助四乙氧基矽烷(PE-TEOS)層。