JP2004023033A - 半導体装置 - Google Patents
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Abstract
【課題】ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に２層以上の複数の配線層が積層された構造とＭＩＭキャパシタの構造とを備える。このＭＩＭキャパシタはＵ字状の断面形状を有し、下部電極１６に接するように形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され構造である。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層２層分である。そして、ＭＩＭキャパシタの電極１９は、第４配線層Ｄにおいてビア２２を介して上部電極２１と接続している。
【選択図】 図１
【解決手段】半導体装置は、半導体基板１上に２層以上の複数の配線層が積層された構造とＭＩＭキャパシタの構造とを備える。このＭＩＭキャパシタはＵ字状の断面形状を有し、下部電極１６に接するように形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され構造である。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層２層分である。そして、ＭＩＭキャパシタの電極１９は、第４配線層Ｄにおいてビア２２を介して上部電極２１と接続している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係る発明であって、特に、Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌキャパシタ（以下、ＭＩＭキャパシタともいう。）を備える半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の利用においてアナログ回路を用いた装置の需要が大きくなってきている。特に、ＭＩＭキャパシタを備える半導体装置が注目を集め、盛んに研究開発がなされている。ここで、ＭＩＭキャパシタとは、金属−絶縁体−金属という構成を持つキャパシタである。
【０００３】
次に、図２２から図２８までに従来のＭＩＭキャパシタを備える半導体装置の製造プロセスを示す。まず、半導体基板１００上にダマシンプロセスにより下地配線１０１を形成する。このダマシンプロセスでは、半導体基板１００上に絶縁膜１０２を着膜し、この絶縁膜１０２をエッチングして配線溝を形成する。次に配線溝に下地配線１０１の材料を埋め込み、余分な下地配線材料をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により削り取り平坦化して下地配線１０１を形成する。ここで、下地配線１０１の配線層数は、複数であっても良い。この下地配線１０１の上に絶縁膜１０３が形成される（図２２）。なお、この絶縁膜１０３には、プラズマ窒化膜（以下、ＳｉＮという。）や炭化膜（以下、ＳｉＣという。）等が使用される。
【０００４】
次に、フォトプロセスにより、ＭＩＭキャパシタと下地配線１０１とのコンタクト部を形成する（図２３）。このコンタクト部が形成された絶縁膜１０３上に、金属膜１０４、絶縁膜１０５、金属膜１０６、絶縁膜１０７を順に着膜する（図２４）。ここで、金属膜１０４及び金属膜１０６には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１０５には、ＳｉＮ、プラズマ酸化膜（以下、ＳｉＯという。）や高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜１０７には、ＳｉＮ等が使用される。
【０００５】
次に、フォトプロセスにより、金属膜１０４、絶縁膜１０５、金属膜１０６、絶縁膜１０７をエッチングしてＭＩＭキャパシタを形成する（図２５）。そして、上層配線部を形成すべく、ＭＩＭキャパシタ上に絶縁膜１０８を形成する（図２６）。ここで、絶縁膜１０８にはＳｉＯやＬｏｗ−ｋ膜等使用される。続いて、ダマシンプロセスにより上層配線部にビアホール、配線溝や電極溝を形成する（図２７）。ここでは、ビアホールを先に形成し、その後配線溝や電極溝を形成するビアファーストで説明する。まず、フォトプロセスにより、絶縁膜１０８及び絶縁膜１０３をエッチングしてビアホールを形成する。このビアホールは、下層配線１０１を露出させるところまで形成する。また、これと同時に、ＭＩＭキャパシタ上にもビアホールを形成する。このビアホールもフォトプロセスにより、絶縁膜１０８及び絶縁膜１０７をエッチングして形成する。このビアホールは、ＭＩＭキャパシタの金属膜１０６を露出させるところまで形成する。次に、配線溝や電極溝を形成する際に、ビアホールの底である下層配線１０１や金属膜１０６がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１０８エッチングして配線溝や電極溝を形成する。
【０００６】
次に、形成されたビアホール、配線溝や電極溝に配線材料を埋め込み、絶縁膜１０８上の配線材料をＣＭＰにより削り取る。これにより、下層配線１０１上にビア１０９を介して接続されている上層配線１１０と、ＭＩＭキャパシタに金属膜１０６とビア１０９を介して接続されている上部電極１１１とが形成される（図２８）。ここで、配線材料の埋め込み方法として、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法、めっき法等がある。以上の製造プロセスにより、ＭＩＭキャパシタを備える半導体装置を形成することができる。
【０００７】
また、特開２００１−３６０１０においても、ＭＩＭキャパシタを備える半導体装置が示されている（図２９）。この半導体装置では、第１配線層Ａ上の第２配線層Ｂにビアホール及び溝を形成する際に、ＭＩＭキャパシタの溝も同時に形成する。そして、このビアホール及び溝に、配線材料を埋め込みビア１２０及び配線１２１が形成される。この際、ＭＩＭキャパシタの溝には、金属膜１２３，絶縁膜１２４，バリアメタル１２５、金属膜１２６が順に積層され、ＭＩＭキャパシタが形成される。これにより、配線層１層分の深さを持つＭＩＭキャパシタを備える半導体装置が形成することができる。ここで配線層１層分とは、１配線と１ビアを合わせた層をいう。
【０００８】
【発明が解決しようとする課題】
ＭＩＭキャパシタの容量は、ＭＩＭキャパシタの表面積の大きさに比例する。従来の技術で示した半導体装置のＭＩＭキャパシタでは、深さ方向に広がりが持てない。そのため、ＭＩＭキャパシタの容量を大きくするには、ＭＩＭキャパシタを平面的に広げる必要があった。つまり、半導体装置におけるＭＩＭキャパシタの専有面積を広げる必要があった。しかし、近年半導体装置の微細化が進み、ＭＩＭキャパシタの専有面積を確保することが困難になってきている。
【０００９】
また、実際のアナログ素子に用いられるＭＩＭキャパシタは大容量ものが多く、その容量を確保するためには、数平方μｍ〜数千平方μｍの大きさが必要となる。一方、０．１０μｍルールのロジックデバイスでは、配線層一層あたりの深さは０．５μｍ程度である。そのため、ＭＩＭキャパシタの深さ方向に配線層１層分の広がりを持たせても、ＭＩＭキャパシタの容量にはほとんど寄与しない。従って、特開２００１−３６０１０に示した半導体装置では、配線層１層分の深さのＭＩＭキャパシタしか形成できないので、ＭＩＭキャパシタの専有面積を小さくすることができない。
【００１０】
そこで、この発明は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、半導体基板と半導体基板上に積層された複数の配線と、半導体基板上に積層された複数の配線とは異なる場所に、複数の配線の厚さと同等の深さを有する溝と、溝に沿って第１金属膜、絶縁膜、第２金属膜の順に積層され形成された容量と、容量の第１金属膜と接続されている下部電極と、容量の第２金属膜と接続されている上部電極とを備える。
【００１２】
本発明の請求項２に係る解決手段は、請求項１記載の半導体装置であって、下部電極は、下部電極とは別の配線層に形成された電極を介して容量の第１金属膜と接続されていることを特徴とする。
【００１３】
本発明の請求項３に係る解決手段は、請求項１又は請求項２記載の半導体装置であって、上部電極と上部電極に接続される第２金属膜とが直接接続されていることを特徴とする。
【００１４】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１５】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態の半導体装置は、半導体基板１上に２層以上の複数の配線層が積層された構造とＭＩＭキャパシタの構造とを備える。ここでは、４層の配線層を持つ半導体装置を例に説明する。以下に、積層された配線層の構造について説明する。半導体基板上１には絶縁膜２が着膜され、この絶縁膜２に配線３が埋め込まれている。これらを第１配線層Ａとする。次に、第１配線層Ａ上に絶縁膜４及び絶縁膜５が着膜され、この絶縁膜５に配線６が埋め込まれている。そして、この配線６は、ビア７を介して第１配線層Ａの配線３と接続されている。これらを第２配線層Ｂとする。次に、第２配線層Ｂ上に絶縁膜８及び絶縁膜９が着膜され、絶縁膜９に配線１０が埋め込まれている。そして、この配線１０は、ビア１１を介して第２配線層Ｂの配線６と接続されている。これらを第３配線層Ｃとする。同様に第４配線層Ｄは、第３配線層Ｃ上に形成される。この第４配線層は、絶縁膜１２，絶縁膜１３，配線１４及びビア１５から構成されている。以上のように本実施の形態の半導体装置では４層の配線層からなる構造である。
【００１６】
次に、ＭＩＭキャパシタの構造を説明する。まず、下部電極１６は、第１配線層Ａの絶縁膜２に埋め込まれている。そして、ＭＩＭキャパシタはＵ字状の断面形状を有し、下部電極１６に接するように形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され構造である。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層２層分である。そして、ＭＩＭキャパシタの電極１９は、第４配線層Ｄにおいてビア２２を介して上部電極２１と接続している。なお、絶縁膜２０は、ＭＩＭキャパシタにより生じる絶縁膜１３の段差のためビア２２の形成時に金属膜１９を突き抜ける問題を防止するために設けられている。
【００１７】
以下に、図１の構造を有する半導体装置の製造プロセスについて説明する。図２から図７は、本実施の形態に係る半導体装置の製造プロセス途中の断面図である。まず、図２に示す第１配線層Ａ乃至第３配線層Ｃの製造プロセスについて説明する。半導体基板１上にダマシンプロセスにより第１配線層Ａの配線３及び下部電極１６を形成する。半導体基板１上に絶縁膜２を着膜し、フォトプロセスにより絶縁膜２をエッチングして配線溝及び下部電極溝を形成する。この配線溝と下部電極溝に配線及び下部電極の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第１配線層Ａの配線３及び下部電極１６を形成することができる。
【００１８】
次に、第１配線層Ａ上にダマシンプロセスにより第２配線層Ｂの配線６及びビア７を形成する。まず、第１配線層Ａ上に絶縁膜４を着膜し、さらに、その上に絶縁膜５を着膜する。そして、絶縁膜４及び絶縁膜５にダマシンプロセスによりビアホール及び配線溝を形成する。ここでは、ビアホールを先に形成し、その後配線溝を形成するビアファーストで説明する。まず、フォトプロセスにより、絶縁膜４及び絶縁膜５をエッチングしてビアホールを形成する。このビアホールは、第１配線層Ａの配線３を露出させるところまで形成する。続いて配線溝を形成するが、この際にビアホールの底である第１配線層Ａの金属膜３がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜５をエッチングして配線溝を形成する。このビアホールと配線溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第２配線層Ｂの配線６及びビア７を形成することができる。
【００１９】
次に、第２配線層Ｂ上にダマシンプロセスにより第３配線層Ｃの配線１０及びビア１１を形成する。第３配線層Ｃの配線１０及びビア１１の形成方法は、第２配線層Ｂの配線６及びビア７と同じであるため説明を省略する。そして、第３配線層Ｃ上に第４配線層Ｄの絶縁膜１２を着膜する。ここで、絶縁膜１２には、ＳｉＮ，ＳｉＣ等が用いられる。これにより、図２に示した半導体装置の断面が形成される。
【００２０】
図３においては、ＭＩＭキャパシタを形成するための開口部が形成される。まず、フォトプロセスにより第４配線層Ｄの絶縁膜１２上に開口部の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、第２配線層Ｂ乃至第４配線層Ｄの絶縁膜（絶縁膜４，５，８，９，１２）を反応性異方性エッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）で加工し、開口部の形状を形成する。開口部の底は、下部電極１６が露出する。なお、加工方法として上記では反応性異方性エッチングが例示されているが、薬液によるウェット除法や反応性異方性エッチングと薬液によるウェット除法との併用方法でも良い。開口部が形成された後、第４配線層Ｄの絶縁膜１２上のレジストマスクは、酸素プラズマアッシングで除去される。
【００２１】
次に、図４においては、ＭＩＭキャパシタの膜が積層される。まず、図３で形成した開口部に沿って金属膜１７を着膜する。この金属膜１７は、第４配線層Ｄの絶縁膜１２上にも着膜される。さらに、この金属膜１７上に絶縁膜１８，金属膜１９，絶縁膜２０の順で着膜される。ここで、金属膜１７及び金属膜１９には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１８には、ＳｉＮ、ＳｉＯや高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜２０には、ＳｉＮ等が使用される。また、成膜方法としてはＣＶＤ法，スパッタ法等がある。
【００２２】
次に、図５においては、ＭＩＭキャパシタの形が形成される。ここでは、第４配線層Ｄの絶縁膜１２上に着膜された不要なＭＩＭキャパシタ膜（金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０）を除去する。まず、フォトプロセスにより絶縁膜２０上に除去するＭＩＭキャパシタ膜の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、ＭＩＭキャパシタを構成する膜を反応性異方性エッチング（ＲＩＥ）で加工し、不要なＭＩＭキャパシタを構成する膜を除去する。その後、絶縁膜２０上のレジストマスクは、酸素プラズマアッシングで除去される。なお、ＭＩＭキャパシタ部には段差がある。そのため、例えばこの段差をＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）などで埋め込み、エッチバック法で平坦化してから処理する必要がある。ただし、ＭＩＭキャパシタ膜が薄い場合には、段差によるレジストマスクの膜厚への影響が問題にならなくなる場合もある。
【００２３】
次に、図６においては、第４配線層Ｄが形成される。第４配線層Ｄの絶縁膜１２及びＭＩＭキャパシタ上に絶縁膜１３を着膜する。この際、ＭＩＭキャパシタ部の段差があるため、絶縁膜１３の膜厚に差が生じる場合も考えられる。しかし、ＭＩＭキャパシタ部の開口部が大きいため、特に問題となる絶縁膜１３の膜厚差が生じることはない。ただし、絶縁膜１３の膜厚に差が問題となるような場合は、ＣＭＰ法やエッチバック法等用いて絶縁膜１３の膜厚を平坦化する。
【００２４】
次に、図７においては、第４配線層Ｄに配線溝やビアホールが形成される。ここでは、絶縁膜１４及び絶縁膜１５にダマシンプロセスによりビアホール、配線溝や上部電極溝を形成する。なお、ビアホールを先に形成し、その後配線溝及び上部電極溝を形成するビアファーストで説明する。まず、フォトプロセスにより、絶縁膜１２及び絶縁膜１３をエッチングしてビアホールを形成する。このビアホールは、第３配線層Ｃの配線１０を露出させるところまで形成する。また、これと同時に、ＭＩＭキャパシタ上にもビアホールを形成する。このビアホールもフォトプロセスにより、絶縁膜１３及び絶縁膜２０をエッチングして形成する。このビアホールは、ＭＩＭキャパシタの金属膜１９を露出させるところまで形成する。なお、ＭＩＭキャパシタの段差の底までビアホールを形成することは困難であるため、上部電極２１とＭＩＭキャパシタとのコンタクト部分は、第４配線層Ｄに確保している。続いて配線溝及び上部電極溝を形成するが、この際にビアホールの底である第３配線層Ｃの金属膜１０及びＭＩＭキャパシタの金属膜１９がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１３をエッチングして配線溝及び上部電極溝を形成する。
【００２５】
次に、図７で形成したビアホール，配線溝及び上部電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第４配線層Ｄの配線１４，ビア１５，上部電極２１及びビア２２を形成することができる。以上の製造プロセスで、図１に示した本実施の形態のＭＩＭキャパシタを備える半導体装置が形成される。なお、以上の製造プロセスでは、複数の配線層を形成するのにダマシンプロセスを利用したが、本発明はこれに限定されない。このように形成された本実施の形態の半導体装置は、従来の半導体装置に比べＭＩＭキャパシタの深さ方向の広がりが大きい。そのため、本実施の形態の半導体装置は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる。
【００２６】
（実施の形態２）
図８に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態の半導体装置の構造は、実施の形態１と同様配線層が積層された構造とＭＩＭキャパシタの構造とを備える。ここでは、４層の配線層を持つ半導体装置を例に説明する。まず、以下に配線層が積層された構造を説明する。半導体基板上１には絶縁膜２が着膜され、この絶縁膜２に配線３が埋め込まれている。これらを第１配線層Ａとする。次に、第１配線層Ａ上に絶縁膜４及び絶縁膜５が着膜され、その絶縁膜５に配線６が埋め込まれている。そして、この配線６は、ビア７を介して第１配線層Ａの配線３と接続されている。これらを第２配線層Ｂとする。次に、第２配線層Ｂ上に絶縁膜８及び絶縁膜９が着膜され、この絶縁膜９に配線１０が埋め込まれている。そして、この配線１０は、ビア１１を介して第２配線層Ｂの配線６と接続されている。これらを第３配線層Ｃとする。同様に第４配線層Ｄは、第３配線層Ｃ上に形成される。この第４配線層は、絶縁膜１２，絶縁膜１３，配線１４及びビア１５から構成されている。以上のように本実施の形態の半導体装置では４層の配線層からなる構造である。
【００２７】
次に、ＭＩＭキャパシタの構造を説明する。まず、下部電極１６は、第１配線層Ａの絶縁膜２に埋め込まれている。さらに第２配線層Ｂに、下部電極１６に接するにＬ字状の断面形状を有する電極２３が絶縁膜４及び絶縁膜５に埋め込まれている。そして、この電極２３に接するように変形Ｕ字状の断面形状を有したＭＩＭキャパシタが形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され形成されている。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層２層分である。そして、ＭＩＭキャパシタの電極１９は、第４配線層Ｄにおいてビア２２を介して上部電極２１と接続している。本実施の形態の特徴は、ＭＩＭキャパシタの電極１９と下部電極１６とが第１配線層Ａで直接接続されず、下部電極１６とは別の配線層に形成された電極２３を介して接続されている点にある。なお、絶縁膜２０は、ＭＩＭキャパシタにより生じる絶縁膜１３の段差のためビア２２の形成時に金属膜１９を突き抜ける問題を防止するために設けられている。
【００２８】
以下に、図８の構造を有する半導体装置の製造プロセスについて説明する。図９から図１４は、本実施の形態に係る半導体装置の製造プロセス途中の断面図である。まず、図９に示す第１配線層Ａ乃至第３配線層Ｃの製造プロセスについて説明する。基本的には実施の形態１と同様であり、半導体基板１上にダマシンプロセスにより第１配線層Ａの配線３及び下部電極１６を形成する。半導体基板１上に絶縁膜２を着膜し、フォトプロセスにより絶縁膜２をエッチングして配線溝及び下部電極溝を形成する。この配線溝と下部電極溝に配線及び下部電極の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第１配線層Ａの配線３及び下部電極１６を形成することができる。
【００２９】
次に、第１配線層Ａ上にダマシンプロセスにより第２配線層Ｂの配線６，ビア７及び電極２３を形成する。まず、第１配線層Ａ上に絶縁膜４及び絶縁膜５を順に着膜する。そして、絶縁膜４及び絶縁膜５にダマシンプロセスによりビアホール，配線溝及び電極溝を形成する。ここでは、実施の形態１と同様ビアファーストで説明する。形成されたビアホール，配線溝及び電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第２配線層Ｂの配線６，ビア７及び電極２３を形成することができる。
【００３０】
次に、第２配線層Ｂ上にダマシンプロセスにより第３配線層Ｃの配線１０及びビア１１を形成する。第３配線層Ｃの配線１０及びビア１１の形成方法は、第２配線層Ｂの配線６及びビア７と同じであるため説明を省略する。そして、第３配線層Ｃ上に第４配線層Ｄの絶縁膜１２を着膜する。ここで、絶縁膜１２には、ＳｉＮ，ＳｉＣ等が用いられる。これにより、図９に示した半導体装置の断面が形成される。
【００３１】
図１０においては、ＭＩＭキャパシタを形成するための開口部が形成される。まず、フォトプロセスにより第４配線層Ｄの絶縁膜１２上に開口部の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、第２配線層Ｂ乃至第４配線層Ｄの絶縁膜（絶縁膜４，５，８，９，１２）を反応性異方性エッチング（ＲＩＥ）で加工し、開口部の形状を形成する。本実施の形態では、ＭＩＭキャパシタと下部電極１６とは直接接続されず、電極２３を介して接続される。そのため、第２配線層Ｂの絶縁膜５をエッチング中に電極２３が露出することになる。ただ、絶縁膜と金属膜との選択比は、容易に確保することができるため、電極２３がエッチングされることはない。開口部が形成された後、第４配線層Ｄの絶縁膜１２上のレジストマスクは、酸素プラズマアッシングで除去される。
【００３２】
次に、図１１においては、ＭＩＭキャパシタの膜が積層される。まず、図１０で形成した開口部に沿って金属膜１７を着膜する。この金属膜１７は、第４配線層Ｄの絶縁膜１２上にも着膜される。さらに、この金属膜１７上に絶縁膜１８，金属膜１９，絶縁膜２０の順で着膜される。ここで、金属膜１７及び金属膜１９には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１８には、ＳｉＮ、ＳｉＯや高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜２０には、ＳｉＮ等が使用される。また、成膜方法としてはＣＶＤ法，スパッタ法等がある。
【００３３】
次に、図１２においては、ＭＩＭキャパシタの形が形成される。ここでは、第４配線層Ｄの絶縁膜１２上に着膜された不要なＭＩＭキャパシタ膜（金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０）を除去する。まず、フォトプロセスにより絶縁膜２０上に除去するＭＩＭキャパシタ膜の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、ＭＩＭキャパシタを構成する膜を反応性異方性エッチング（ＲＩＥ）で加工し、不要なＭＩＭキャパシタを構成する膜を除去する。
【００３４】
次に、図１３においては、第４配線層Ｄが形成される。第４配線層Ｄの絶縁膜１２及びＭＩＭキャパシタ上に絶縁膜１３を着膜する。この際、ＭＩＭキャパシタ部の段差があるため、絶縁膜１３の膜厚に差が生じる場合も考えられる。しかし、ＭＩＭキャパシタ部の開口部が大きいため、特に問題となる絶縁膜１３の膜厚差が生じることはない。ただし、絶縁膜１３の膜厚に差が問題となるような場合は、ＣＭＰ法やエッチバック法等用いて絶縁膜１３の膜厚を平坦化する。
【００３５】
次に、図１４においては、第４配線層Ｄに配線層及びビアホールが形成される。ここでは、絶縁膜１４及び絶縁膜１５にダマシンプロセスによりビアホール、配線溝や上部電極溝を形成する。なお、実施の形態１と同様ビアファーストで説明する。まず、フォトプロセスにより、絶縁膜１２及び絶縁膜１３をエッチングしてビアホールを形成する。このビアホールは、第３配線層Ｃの配線１０を露出させるところまで形成する。また、これと同時に、ＭＩＭキャパシタ上にもビアホールを形成する。このビアホールもフォトプロセスにより、絶縁膜１３及び絶縁膜２０をエッチングして形成する。このビアホールは、ＭＩＭキャパシタの金属膜１９を露出させるところまで形成する。なお、ＭＩＭキャパシタの段差の底までビアホールを形成することは困難であるため、上部電極２１とＭＩＭキャパシタとのコンタクト部分は、第４配線層Ｄに確保している。続いて配線溝及び上部電極溝を形成するが、この際にビアホールの底である第３配線層Ｃの金属膜１０及びＭＩＭキャパシタの金属膜１９がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１３をエッチングして配線溝及び上部電極溝を形成する。
【００３６】
次に、図１４で形成したビアホール，配線溝及び上部電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第４配線層Ｄの配線１４，ビア１５，上部電極２１及びビア２２を形成することができる。以上の製造プロセスで、図８に示した本実施の形態のＭＩＭキャパシタを備える半導体装置が形成される。なお、以上の製造プロセスでは、複数の配線層を形成するのにダマシンプロセスを利用したが、本発明はこれに限定されない。このように形成された本実施の形態の半導体装置は、従来の半導体装置に比べＭＩＭキャパシタの深さ方向の広がりが大きい。そのため、本実施の形態の半導体装置は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる。さらに、本実施の形態の半導体装置では、ＭＩＭキャパシタと下部電極１６とのコンタクトを第２配線層Ｂの電極２３を介して行っている。そのため、下部電極１６やＭＩＭキャパシタの配置に自由度が増し、ＭＩＭキャパシタの専有面積を最大限に確保できるように配置することも可能となる。よって、本実施の形態の半導体装置では、ＭＩＭキャパシタの容量をさらに大きくすることが可能となる。
【００３７】
（実施の形態３）
図１５に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態の半導体装置は、半導体基板１上に２層以上の複数の配線層が積層された構造とＭＩＭキャパシタの構造とを備える。ここでは、３層の配線層を持つ半導体装置を例に説明する。まず、以下に積層された配線層の構造について説明する。半導体基板上１には絶縁膜２が着膜され、この絶縁膜２に配線３が埋め込まれている。これらを第１配線層Ａとする。次に、第１配線層Ａ上に絶縁膜４及び絶縁膜５が着膜され、この絶縁膜５に配線６が埋め込まれている。そして、この配線６は、ビア７を介して第１配線層Ａの配線３と接続されている。これらを第２配線層Ｂとする。次に、第２配線層Ｂ上に絶縁膜８，絶縁膜９及び絶縁膜２４が着膜され、絶縁膜９に配線１０が埋め込まれている。そして、この配線１０は、ビア１１を介して第２配線層Ｂの配線６と接続されている。これらを第３配線層Ｃとする。以上のように本実施の形態の半導体装置では３層の配線層からなる構造である。
【００３８】
次に、ＭＩＭキャパシタの構造を説明する。まず、下部電極１６は、第１配線層Ａの絶縁膜２に埋め込まれている。そして、ＭＩＭキャパシタはＵ字状の断面形状を有し、下部電極１６に接するように形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され構造である。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層１層分＋絶縁膜２４である。そして、ＭＩＭキャパシタの電極１９は、第３配線層Ｃにおいて上部電極２１と接続している。本実施の形態の特徴は、ＭＩＭキャパシタの電極１９と上部電極２１とがビアを介さずに直接接続されている点にある。なお、絶縁膜２０は、ＭＩＭキャパシタにより生じる絶縁膜９の段差のため上部電極２１の形成時に金属膜１９を突き抜ける問題を防止するために設けられている。
【００３９】
以下に、図１５の構造を有する半導体装置の製造プロセスについて説明する。図１６から図２１は、本実施の形態に係る半導体装置の製造プロセス途中の断面図である。まず、図１６に示す第１配線層Ａ及び第２配線層Ｂの製造プロセスについて説明する。基本的には実施の形態１と同様であり、半導体基板１上にダマシンプロセスにより第１配線層Ａの配線３及び下部電極１６を形成する。半導体基板１上に絶縁膜２を着膜し、フォトプロセスにより絶縁膜２をエッチングして配線溝及び下部電極溝を形成する。この配線溝と下部電極溝に配線及び下部電極の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第１配線層Ａの配線３及び下部電極１６を形成することができる。
【００４０】
次に、第１配線層Ａ上にダマシンプロセスにより第２配線層Ｂの配線６及びビア７を形成する。まず、第１配線層Ａ上に絶縁膜４及び絶縁膜５を重ねて着膜する。そして、絶縁膜４及び絶縁膜５にダマシンプロセスによりビアホール及び配線溝を形成する。ここでは、実施の形態１と同様ビアファーストで説明する。そして、フォトプロセスにより、絶縁膜５をエッチングして配線溝を形成する。このビアホールと配線溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第２配線層Ｂの配線６及びビア７を形成することができる。そして、第２配線層Ｂ上に第３配線層Ｃの絶縁膜８とその上に絶縁膜２４を着膜する。ここで、絶縁膜８には、ＳｉＮ，ＳｉＣ等、絶縁膜２４にはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈ−Ｓｉｌｉｃａｔｅ），Ｌｏｗ−ｋ膜等が用いられる。なお、絶縁膜２４の膜厚については、上部電極形成時に説明する。
【００４１】
図１７においては、ＭＩＭキャパシタを形成するための開口部が形成される。まず、フォトプロセスにより第３配線層Ｃの絶縁膜２４上に開口部の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、第２配線層Ｂ乃至第３配線層Ｃの絶縁膜（絶縁膜４，５，８，２４）を反応性異方性エッチング（ＲＩＥ）で加工し、開口部の形状を形成する。開口部の底は、下部電極１６が露出する。開口部が形成された後、第４配線層Ｄの絶縁膜１２上のレジストマスクは、酸素プラズマアッシングで除去される。
【００４２】
次に、図１８においては、ＭＩＭキャパシタの膜が積層される。まず、図１７で形成した開口部に沿って金属膜１７を着膜する。この金属膜１７は、第３配線層Ｃの絶縁膜２４上にも着膜される。さらに、この金属膜１７上に絶縁膜１８，金属膜１９，絶縁膜２０の順で着膜される。ここで、金属膜１７及び金属膜１９には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１８には、ＳｉＮ、ＳｉＯや高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜２０には、ＳｉＮ等が使用される。また、成膜方法としてはＣＶＤ法，スパッタ法等がある。
【００４３】
次に、図１９においては、ＭＩＭキャパシタの形が形成される。ここでは、第３配線層Ｃの絶縁膜２４上に着膜された不要なＭＩＭキャパシタ膜（金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０）を除去する。まず、フォトプロセスにより絶縁膜２０上に除去するＭＩＭキャパシタ膜の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、ＭＩＭキャパシタを構成する膜を反応性異方性エッチング（ＲＩＥ）で加工し、不要なＭＩＭキャパシタを構成する膜を除去する。その後、絶縁膜２０上のレジストマスクは、酸素プラズマアッシングで除去される。
【００４４】
次に、図２０においては、第３配線層Ｃが形成される。第３配線層Ｃの絶縁膜２４及びＭＩＭキャパシタ上に絶縁膜９を着膜する。この際、ＭＩＭキャパシタ部の段差があるため、絶縁膜９の膜厚に差が生じる場合も考えられる。しかし、ＭＩＭキャパシタ部の開口部が大きいため、特に問題となる絶縁膜９の膜厚差が生じることはない。ただし、絶縁膜９の膜厚に差が問題となるような場合は、ＣＭＰ法やエッチバック法等用いて絶縁膜９の膜厚を平坦化する。
【００４５】
次に、図２１においては、第３配線層Ｃに配線溝及びビアホールが形成される。ここでは、絶縁膜８，絶縁膜９及び絶縁膜２４にダマシンプロセスによりビアホールや配線溝を形成する。なお、実施の形態１と同様にビアファーストで説明する。まず、フォトプロセスにより、絶縁膜８，絶縁膜９及び絶縁膜２４をエッチングしてビアホールを形成する。このビアホールは、第２配線層Ｂの配線６を露出させるところまで形成する。続いて配線溝及び上部電極溝を形成するが、この際にビアホールの底である第２配線層Ｂの金属膜６がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１３をエッチングして配線溝及び上部電極溝を形成する。本実施の形態の特徴は、ＭＩＭキャパシタの電極１９と上部電極２１とがビアを介さずに直接接続されている点にある。そのため、上部電極溝を形成する際にＭＩＭキャパシタの絶縁膜２０もあわせてエッチングし、ＭＩＭキャパシタの金属膜１９を露出させておく。
【００４６】
次に、図２１で形成したビアホール，配線溝及び上部電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第３配線層Ｃの配線１０，ビア１１，上部電極２１を形成することができる。なお、絶縁膜２４は、上部電極２１がビアを介すことなくＭＩＭキャパシタの金属膜１９に接続されるようなに設けられたものである。そのため、絶縁膜２４の膜厚は、上部電極２１がＭＩＭキャパシタの金属膜１９に接する厚さに設定される。
【００４７】
以上の製造プロセスで、図１５に示した本実施の形態のＭＩＭキャパシタを備える半導体装置が形成される。なお、以上の製造プロセスでは、複数の配線層を形成するのにダマシンプロセスを利用したが、本発明はこれに限定されない。このように形成された本実施の形態の半導体装置は、従来の半導体装置に比べＭＩＭキャパシタの深さ方向の広がりが大きい。そのため、本実施の形態の半導体装置は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる。さらに、上部電極２１がビアを介してＭＩＭキャパシタの金属膜１９と接続している場合は、上部電極２１を形成する前にビアを形成する必要があった。しかし、このビアを形成する部分には、ＭＩＭキャパシタの段差により絶縁膜９の膜厚が変化している。そのため、ビアがＭＩＭキャパシタの金属膜１９と接続するように形成するには、ＭＩＭキャパシタの段差の影響を緩和するために絶縁膜９の膜厚を厚くすることやエッチングの選択比を向上させる工夫が必要になる。本実施の形態では、上部電極２１がＭＩＭキャパシタの金属膜１９に接続するのにビアを必要としないため、ＭＩＭキャパシタの絶縁膜９の膜厚を薄くすることができ、また、従来のエッチングをそのまま用いることができる。
【００４８】
【発明の効果】
本発明の請求項１に記載の半導体装置は、複数の配線の厚さと同等の深さを有する溝に沿って、第１金属膜、絶縁膜、第２金属膜の順に積層され形成された容量を備えるので、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる効果がある。
【００４９】
本発明の請求項２に記載の半導体装置は、下部電極とは別の配線層に形成された電極を介して容量の第１金属膜と接続されているので、下部電極やＭＩＭキャパシタの配置に自由度が増し、ＭＩＭキャパシタの専有面積を最大限に確保できるように配置することも可能となる効果がある。
【００５０】
本発明の請求項３に記載の半導体装置は、上部電極と上部電極に接続される第２金属膜とが直接接続されるので、上部電極とＭＩＭキャパシタの金属膜とを接続するビアが不要で、ＭＩＭキャパシタ上の絶縁膜の膜厚を薄くすることができ、また、従来のエッチングをそのまま用いることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図８】本発明の実施の形態２に係る半導体装置の断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図２２】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２３】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２４】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２５】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２６】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２７】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２８】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２９】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【符号の説明】
１ 半導体基板、２，４，５，８，９，１２，１３，１８，２０ 絶縁膜、３，６，１０，１４ 配線、７，１１，１５，２２ ビア、１６ 下部電極、１７，１９ 金属膜、２１ 上部電極、２３ 電極、２４ 絶縁膜、１００ 半導体基板、１０１ 下地配線、１０２，１０３，１０５，１０７，１０８，１２４ 絶縁膜、１０４，１０６，１２３，１２６ 金属膜、１０９，１２０ ビア、１１０ 上層配線、１１１ 上部電極、１２１ 配線、１２２，１２５ バリアメタル。
【発明の属する技術分野】
この発明は、半導体装置に係る発明であって、特に、Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌキャパシタ（以下、ＭＩＭキャパシタともいう。）を備える半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の利用においてアナログ回路を用いた装置の需要が大きくなってきている。特に、ＭＩＭキャパシタを備える半導体装置が注目を集め、盛んに研究開発がなされている。ここで、ＭＩＭキャパシタとは、金属−絶縁体−金属という構成を持つキャパシタである。
【０００３】
次に、図２２から図２８までに従来のＭＩＭキャパシタを備える半導体装置の製造プロセスを示す。まず、半導体基板１００上にダマシンプロセスにより下地配線１０１を形成する。このダマシンプロセスでは、半導体基板１００上に絶縁膜１０２を着膜し、この絶縁膜１０２をエッチングして配線溝を形成する。次に配線溝に下地配線１０１の材料を埋め込み、余分な下地配線材料をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により削り取り平坦化して下地配線１０１を形成する。ここで、下地配線１０１の配線層数は、複数であっても良い。この下地配線１０１の上に絶縁膜１０３が形成される（図２２）。なお、この絶縁膜１０３には、プラズマ窒化膜（以下、ＳｉＮという。）や炭化膜（以下、ＳｉＣという。）等が使用される。
【０００４】
次に、フォトプロセスにより、ＭＩＭキャパシタと下地配線１０１とのコンタクト部を形成する（図２３）。このコンタクト部が形成された絶縁膜１０３上に、金属膜１０４、絶縁膜１０５、金属膜１０６、絶縁膜１０７を順に着膜する（図２４）。ここで、金属膜１０４及び金属膜１０６には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１０５には、ＳｉＮ、プラズマ酸化膜（以下、ＳｉＯという。）や高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜１０７には、ＳｉＮ等が使用される。
【０００５】
次に、フォトプロセスにより、金属膜１０４、絶縁膜１０５、金属膜１０６、絶縁膜１０７をエッチングしてＭＩＭキャパシタを形成する（図２５）。そして、上層配線部を形成すべく、ＭＩＭキャパシタ上に絶縁膜１０８を形成する（図２６）。ここで、絶縁膜１０８にはＳｉＯやＬｏｗ−ｋ膜等使用される。続いて、ダマシンプロセスにより上層配線部にビアホール、配線溝や電極溝を形成する（図２７）。ここでは、ビアホールを先に形成し、その後配線溝や電極溝を形成するビアファーストで説明する。まず、フォトプロセスにより、絶縁膜１０８及び絶縁膜１０３をエッチングしてビアホールを形成する。このビアホールは、下層配線１０１を露出させるところまで形成する。また、これと同時に、ＭＩＭキャパシタ上にもビアホールを形成する。このビアホールもフォトプロセスにより、絶縁膜１０８及び絶縁膜１０７をエッチングして形成する。このビアホールは、ＭＩＭキャパシタの金属膜１０６を露出させるところまで形成する。次に、配線溝や電極溝を形成する際に、ビアホールの底である下層配線１０１や金属膜１０６がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１０８エッチングして配線溝や電極溝を形成する。
【０００６】
次に、形成されたビアホール、配線溝や電極溝に配線材料を埋め込み、絶縁膜１０８上の配線材料をＣＭＰにより削り取る。これにより、下層配線１０１上にビア１０９を介して接続されている上層配線１１０と、ＭＩＭキャパシタに金属膜１０６とビア１０９を介して接続されている上部電極１１１とが形成される（図２８）。ここで、配線材料の埋め込み方法として、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法、めっき法等がある。以上の製造プロセスにより、ＭＩＭキャパシタを備える半導体装置を形成することができる。
【０００７】
また、特開２００１−３６０１０においても、ＭＩＭキャパシタを備える半導体装置が示されている（図２９）。この半導体装置では、第１配線層Ａ上の第２配線層Ｂにビアホール及び溝を形成する際に、ＭＩＭキャパシタの溝も同時に形成する。そして、このビアホール及び溝に、配線材料を埋め込みビア１２０及び配線１２１が形成される。この際、ＭＩＭキャパシタの溝には、金属膜１２３，絶縁膜１２４，バリアメタル１２５、金属膜１２６が順に積層され、ＭＩＭキャパシタが形成される。これにより、配線層１層分の深さを持つＭＩＭキャパシタを備える半導体装置が形成することができる。ここで配線層１層分とは、１配線と１ビアを合わせた層をいう。
【０００８】
【発明が解決しようとする課題】
ＭＩＭキャパシタの容量は、ＭＩＭキャパシタの表面積の大きさに比例する。従来の技術で示した半導体装置のＭＩＭキャパシタでは、深さ方向に広がりが持てない。そのため、ＭＩＭキャパシタの容量を大きくするには、ＭＩＭキャパシタを平面的に広げる必要があった。つまり、半導体装置におけるＭＩＭキャパシタの専有面積を広げる必要があった。しかし、近年半導体装置の微細化が進み、ＭＩＭキャパシタの専有面積を確保することが困難になってきている。
【０００９】
また、実際のアナログ素子に用いられるＭＩＭキャパシタは大容量ものが多く、その容量を確保するためには、数平方μｍ〜数千平方μｍの大きさが必要となる。一方、０．１０μｍルールのロジックデバイスでは、配線層一層あたりの深さは０．５μｍ程度である。そのため、ＭＩＭキャパシタの深さ方向に配線層１層分の広がりを持たせても、ＭＩＭキャパシタの容量にはほとんど寄与しない。従って、特開２００１−３６０１０に示した半導体装置では、配線層１層分の深さのＭＩＭキャパシタしか形成できないので、ＭＩＭキャパシタの専有面積を小さくすることができない。
【００１０】
そこで、この発明は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、半導体基板と半導体基板上に積層された複数の配線と、半導体基板上に積層された複数の配線とは異なる場所に、複数の配線の厚さと同等の深さを有する溝と、溝に沿って第１金属膜、絶縁膜、第２金属膜の順に積層され形成された容量と、容量の第１金属膜と接続されている下部電極と、容量の第２金属膜と接続されている上部電極とを備える。
【００１２】
本発明の請求項２に係る解決手段は、請求項１記載の半導体装置であって、下部電極は、下部電極とは別の配線層に形成された電極を介して容量の第１金属膜と接続されていることを特徴とする。
【００１３】
本発明の請求項３に係る解決手段は、請求項１又は請求項２記載の半導体装置であって、上部電極と上部電極に接続される第２金属膜とが直接接続されていることを特徴とする。
【００１４】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１５】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態の半導体装置は、半導体基板１上に２層以上の複数の配線層が積層された構造とＭＩＭキャパシタの構造とを備える。ここでは、４層の配線層を持つ半導体装置を例に説明する。以下に、積層された配線層の構造について説明する。半導体基板上１には絶縁膜２が着膜され、この絶縁膜２に配線３が埋め込まれている。これらを第１配線層Ａとする。次に、第１配線層Ａ上に絶縁膜４及び絶縁膜５が着膜され、この絶縁膜５に配線６が埋め込まれている。そして、この配線６は、ビア７を介して第１配線層Ａの配線３と接続されている。これらを第２配線層Ｂとする。次に、第２配線層Ｂ上に絶縁膜８及び絶縁膜９が着膜され、絶縁膜９に配線１０が埋め込まれている。そして、この配線１０は、ビア１１を介して第２配線層Ｂの配線６と接続されている。これらを第３配線層Ｃとする。同様に第４配線層Ｄは、第３配線層Ｃ上に形成される。この第４配線層は、絶縁膜１２，絶縁膜１３，配線１４及びビア１５から構成されている。以上のように本実施の形態の半導体装置では４層の配線層からなる構造である。
【００１６】
次に、ＭＩＭキャパシタの構造を説明する。まず、下部電極１６は、第１配線層Ａの絶縁膜２に埋め込まれている。そして、ＭＩＭキャパシタはＵ字状の断面形状を有し、下部電極１６に接するように形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され構造である。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層２層分である。そして、ＭＩＭキャパシタの電極１９は、第４配線層Ｄにおいてビア２２を介して上部電極２１と接続している。なお、絶縁膜２０は、ＭＩＭキャパシタにより生じる絶縁膜１３の段差のためビア２２の形成時に金属膜１９を突き抜ける問題を防止するために設けられている。
【００１７】
以下に、図１の構造を有する半導体装置の製造プロセスについて説明する。図２から図７は、本実施の形態に係る半導体装置の製造プロセス途中の断面図である。まず、図２に示す第１配線層Ａ乃至第３配線層Ｃの製造プロセスについて説明する。半導体基板１上にダマシンプロセスにより第１配線層Ａの配線３及び下部電極１６を形成する。半導体基板１上に絶縁膜２を着膜し、フォトプロセスにより絶縁膜２をエッチングして配線溝及び下部電極溝を形成する。この配線溝と下部電極溝に配線及び下部電極の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第１配線層Ａの配線３及び下部電極１６を形成することができる。
【００１８】
次に、第１配線層Ａ上にダマシンプロセスにより第２配線層Ｂの配線６及びビア７を形成する。まず、第１配線層Ａ上に絶縁膜４を着膜し、さらに、その上に絶縁膜５を着膜する。そして、絶縁膜４及び絶縁膜５にダマシンプロセスによりビアホール及び配線溝を形成する。ここでは、ビアホールを先に形成し、その後配線溝を形成するビアファーストで説明する。まず、フォトプロセスにより、絶縁膜４及び絶縁膜５をエッチングしてビアホールを形成する。このビアホールは、第１配線層Ａの配線３を露出させるところまで形成する。続いて配線溝を形成するが、この際にビアホールの底である第１配線層Ａの金属膜３がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜５をエッチングして配線溝を形成する。このビアホールと配線溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第２配線層Ｂの配線６及びビア７を形成することができる。
【００１９】
次に、第２配線層Ｂ上にダマシンプロセスにより第３配線層Ｃの配線１０及びビア１１を形成する。第３配線層Ｃの配線１０及びビア１１の形成方法は、第２配線層Ｂの配線６及びビア７と同じであるため説明を省略する。そして、第３配線層Ｃ上に第４配線層Ｄの絶縁膜１２を着膜する。ここで、絶縁膜１２には、ＳｉＮ，ＳｉＣ等が用いられる。これにより、図２に示した半導体装置の断面が形成される。
【００２０】
図３においては、ＭＩＭキャパシタを形成するための開口部が形成される。まず、フォトプロセスにより第４配線層Ｄの絶縁膜１２上に開口部の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、第２配線層Ｂ乃至第４配線層Ｄの絶縁膜（絶縁膜４，５，８，９，１２）を反応性異方性エッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）で加工し、開口部の形状を形成する。開口部の底は、下部電極１６が露出する。なお、加工方法として上記では反応性異方性エッチングが例示されているが、薬液によるウェット除法や反応性異方性エッチングと薬液によるウェット除法との併用方法でも良い。開口部が形成された後、第４配線層Ｄの絶縁膜１２上のレジストマスクは、酸素プラズマアッシングで除去される。
【００２１】
次に、図４においては、ＭＩＭキャパシタの膜が積層される。まず、図３で形成した開口部に沿って金属膜１７を着膜する。この金属膜１７は、第４配線層Ｄの絶縁膜１２上にも着膜される。さらに、この金属膜１７上に絶縁膜１８，金属膜１９，絶縁膜２０の順で着膜される。ここで、金属膜１７及び金属膜１９には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１８には、ＳｉＮ、ＳｉＯや高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜２０には、ＳｉＮ等が使用される。また、成膜方法としてはＣＶＤ法，スパッタ法等がある。
【００２２】
次に、図５においては、ＭＩＭキャパシタの形が形成される。ここでは、第４配線層Ｄの絶縁膜１２上に着膜された不要なＭＩＭキャパシタ膜（金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０）を除去する。まず、フォトプロセスにより絶縁膜２０上に除去するＭＩＭキャパシタ膜の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、ＭＩＭキャパシタを構成する膜を反応性異方性エッチング（ＲＩＥ）で加工し、不要なＭＩＭキャパシタを構成する膜を除去する。その後、絶縁膜２０上のレジストマスクは、酸素プラズマアッシングで除去される。なお、ＭＩＭキャパシタ部には段差がある。そのため、例えばこの段差をＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）などで埋め込み、エッチバック法で平坦化してから処理する必要がある。ただし、ＭＩＭキャパシタ膜が薄い場合には、段差によるレジストマスクの膜厚への影響が問題にならなくなる場合もある。
【００２３】
次に、図６においては、第４配線層Ｄが形成される。第４配線層Ｄの絶縁膜１２及びＭＩＭキャパシタ上に絶縁膜１３を着膜する。この際、ＭＩＭキャパシタ部の段差があるため、絶縁膜１３の膜厚に差が生じる場合も考えられる。しかし、ＭＩＭキャパシタ部の開口部が大きいため、特に問題となる絶縁膜１３の膜厚差が生じることはない。ただし、絶縁膜１３の膜厚に差が問題となるような場合は、ＣＭＰ法やエッチバック法等用いて絶縁膜１３の膜厚を平坦化する。
【００２４】
次に、図７においては、第４配線層Ｄに配線溝やビアホールが形成される。ここでは、絶縁膜１４及び絶縁膜１５にダマシンプロセスによりビアホール、配線溝や上部電極溝を形成する。なお、ビアホールを先に形成し、その後配線溝及び上部電極溝を形成するビアファーストで説明する。まず、フォトプロセスにより、絶縁膜１２及び絶縁膜１３をエッチングしてビアホールを形成する。このビアホールは、第３配線層Ｃの配線１０を露出させるところまで形成する。また、これと同時に、ＭＩＭキャパシタ上にもビアホールを形成する。このビアホールもフォトプロセスにより、絶縁膜１３及び絶縁膜２０をエッチングして形成する。このビアホールは、ＭＩＭキャパシタの金属膜１９を露出させるところまで形成する。なお、ＭＩＭキャパシタの段差の底までビアホールを形成することは困難であるため、上部電極２１とＭＩＭキャパシタとのコンタクト部分は、第４配線層Ｄに確保している。続いて配線溝及び上部電極溝を形成するが、この際にビアホールの底である第３配線層Ｃの金属膜１０及びＭＩＭキャパシタの金属膜１９がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１３をエッチングして配線溝及び上部電極溝を形成する。
【００２５】
次に、図７で形成したビアホール，配線溝及び上部電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第４配線層Ｄの配線１４，ビア１５，上部電極２１及びビア２２を形成することができる。以上の製造プロセスで、図１に示した本実施の形態のＭＩＭキャパシタを備える半導体装置が形成される。なお、以上の製造プロセスでは、複数の配線層を形成するのにダマシンプロセスを利用したが、本発明はこれに限定されない。このように形成された本実施の形態の半導体装置は、従来の半導体装置に比べＭＩＭキャパシタの深さ方向の広がりが大きい。そのため、本実施の形態の半導体装置は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる。
【００２６】
（実施の形態２）
図８に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態の半導体装置の構造は、実施の形態１と同様配線層が積層された構造とＭＩＭキャパシタの構造とを備える。ここでは、４層の配線層を持つ半導体装置を例に説明する。まず、以下に配線層が積層された構造を説明する。半導体基板上１には絶縁膜２が着膜され、この絶縁膜２に配線３が埋め込まれている。これらを第１配線層Ａとする。次に、第１配線層Ａ上に絶縁膜４及び絶縁膜５が着膜され、その絶縁膜５に配線６が埋め込まれている。そして、この配線６は、ビア７を介して第１配線層Ａの配線３と接続されている。これらを第２配線層Ｂとする。次に、第２配線層Ｂ上に絶縁膜８及び絶縁膜９が着膜され、この絶縁膜９に配線１０が埋め込まれている。そして、この配線１０は、ビア１１を介して第２配線層Ｂの配線６と接続されている。これらを第３配線層Ｃとする。同様に第４配線層Ｄは、第３配線層Ｃ上に形成される。この第４配線層は、絶縁膜１２，絶縁膜１３，配線１４及びビア１５から構成されている。以上のように本実施の形態の半導体装置では４層の配線層からなる構造である。
【００２７】
次に、ＭＩＭキャパシタの構造を説明する。まず、下部電極１６は、第１配線層Ａの絶縁膜２に埋め込まれている。さらに第２配線層Ｂに、下部電極１６に接するにＬ字状の断面形状を有する電極２３が絶縁膜４及び絶縁膜５に埋め込まれている。そして、この電極２３に接するように変形Ｕ字状の断面形状を有したＭＩＭキャパシタが形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され形成されている。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層２層分である。そして、ＭＩＭキャパシタの電極１９は、第４配線層Ｄにおいてビア２２を介して上部電極２１と接続している。本実施の形態の特徴は、ＭＩＭキャパシタの電極１９と下部電極１６とが第１配線層Ａで直接接続されず、下部電極１６とは別の配線層に形成された電極２３を介して接続されている点にある。なお、絶縁膜２０は、ＭＩＭキャパシタにより生じる絶縁膜１３の段差のためビア２２の形成時に金属膜１９を突き抜ける問題を防止するために設けられている。
【００２８】
以下に、図８の構造を有する半導体装置の製造プロセスについて説明する。図９から図１４は、本実施の形態に係る半導体装置の製造プロセス途中の断面図である。まず、図９に示す第１配線層Ａ乃至第３配線層Ｃの製造プロセスについて説明する。基本的には実施の形態１と同様であり、半導体基板１上にダマシンプロセスにより第１配線層Ａの配線３及び下部電極１６を形成する。半導体基板１上に絶縁膜２を着膜し、フォトプロセスにより絶縁膜２をエッチングして配線溝及び下部電極溝を形成する。この配線溝と下部電極溝に配線及び下部電極の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第１配線層Ａの配線３及び下部電極１６を形成することができる。
【００２９】
次に、第１配線層Ａ上にダマシンプロセスにより第２配線層Ｂの配線６，ビア７及び電極２３を形成する。まず、第１配線層Ａ上に絶縁膜４及び絶縁膜５を順に着膜する。そして、絶縁膜４及び絶縁膜５にダマシンプロセスによりビアホール，配線溝及び電極溝を形成する。ここでは、実施の形態１と同様ビアファーストで説明する。形成されたビアホール，配線溝及び電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第２配線層Ｂの配線６，ビア７及び電極２３を形成することができる。
【００３０】
次に、第２配線層Ｂ上にダマシンプロセスにより第３配線層Ｃの配線１０及びビア１１を形成する。第３配線層Ｃの配線１０及びビア１１の形成方法は、第２配線層Ｂの配線６及びビア７と同じであるため説明を省略する。そして、第３配線層Ｃ上に第４配線層Ｄの絶縁膜１２を着膜する。ここで、絶縁膜１２には、ＳｉＮ，ＳｉＣ等が用いられる。これにより、図９に示した半導体装置の断面が形成される。
【００３１】
図１０においては、ＭＩＭキャパシタを形成するための開口部が形成される。まず、フォトプロセスにより第４配線層Ｄの絶縁膜１２上に開口部の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、第２配線層Ｂ乃至第４配線層Ｄの絶縁膜（絶縁膜４，５，８，９，１２）を反応性異方性エッチング（ＲＩＥ）で加工し、開口部の形状を形成する。本実施の形態では、ＭＩＭキャパシタと下部電極１６とは直接接続されず、電極２３を介して接続される。そのため、第２配線層Ｂの絶縁膜５をエッチング中に電極２３が露出することになる。ただ、絶縁膜と金属膜との選択比は、容易に確保することができるため、電極２３がエッチングされることはない。開口部が形成された後、第４配線層Ｄの絶縁膜１２上のレジストマスクは、酸素プラズマアッシングで除去される。
【００３２】
次に、図１１においては、ＭＩＭキャパシタの膜が積層される。まず、図１０で形成した開口部に沿って金属膜１７を着膜する。この金属膜１７は、第４配線層Ｄの絶縁膜１２上にも着膜される。さらに、この金属膜１７上に絶縁膜１８，金属膜１９，絶縁膜２０の順で着膜される。ここで、金属膜１７及び金属膜１９には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１８には、ＳｉＮ、ＳｉＯや高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜２０には、ＳｉＮ等が使用される。また、成膜方法としてはＣＶＤ法，スパッタ法等がある。
【００３３】
次に、図１２においては、ＭＩＭキャパシタの形が形成される。ここでは、第４配線層Ｄの絶縁膜１２上に着膜された不要なＭＩＭキャパシタ膜（金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０）を除去する。まず、フォトプロセスにより絶縁膜２０上に除去するＭＩＭキャパシタ膜の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、ＭＩＭキャパシタを構成する膜を反応性異方性エッチング（ＲＩＥ）で加工し、不要なＭＩＭキャパシタを構成する膜を除去する。
【００３４】
次に、図１３においては、第４配線層Ｄが形成される。第４配線層Ｄの絶縁膜１２及びＭＩＭキャパシタ上に絶縁膜１３を着膜する。この際、ＭＩＭキャパシタ部の段差があるため、絶縁膜１３の膜厚に差が生じる場合も考えられる。しかし、ＭＩＭキャパシタ部の開口部が大きいため、特に問題となる絶縁膜１３の膜厚差が生じることはない。ただし、絶縁膜１３の膜厚に差が問題となるような場合は、ＣＭＰ法やエッチバック法等用いて絶縁膜１３の膜厚を平坦化する。
【００３５】
次に、図１４においては、第４配線層Ｄに配線層及びビアホールが形成される。ここでは、絶縁膜１４及び絶縁膜１５にダマシンプロセスによりビアホール、配線溝や上部電極溝を形成する。なお、実施の形態１と同様ビアファーストで説明する。まず、フォトプロセスにより、絶縁膜１２及び絶縁膜１３をエッチングしてビアホールを形成する。このビアホールは、第３配線層Ｃの配線１０を露出させるところまで形成する。また、これと同時に、ＭＩＭキャパシタ上にもビアホールを形成する。このビアホールもフォトプロセスにより、絶縁膜１３及び絶縁膜２０をエッチングして形成する。このビアホールは、ＭＩＭキャパシタの金属膜１９を露出させるところまで形成する。なお、ＭＩＭキャパシタの段差の底までビアホールを形成することは困難であるため、上部電極２１とＭＩＭキャパシタとのコンタクト部分は、第４配線層Ｄに確保している。続いて配線溝及び上部電極溝を形成するが、この際にビアホールの底である第３配線層Ｃの金属膜１０及びＭＩＭキャパシタの金属膜１９がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１３をエッチングして配線溝及び上部電極溝を形成する。
【００３６】
次に、図１４で形成したビアホール，配線溝及び上部電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第４配線層Ｄの配線１４，ビア１５，上部電極２１及びビア２２を形成することができる。以上の製造プロセスで、図８に示した本実施の形態のＭＩＭキャパシタを備える半導体装置が形成される。なお、以上の製造プロセスでは、複数の配線層を形成するのにダマシンプロセスを利用したが、本発明はこれに限定されない。このように形成された本実施の形態の半導体装置は、従来の半導体装置に比べＭＩＭキャパシタの深さ方向の広がりが大きい。そのため、本実施の形態の半導体装置は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる。さらに、本実施の形態の半導体装置では、ＭＩＭキャパシタと下部電極１６とのコンタクトを第２配線層Ｂの電極２３を介して行っている。そのため、下部電極１６やＭＩＭキャパシタの配置に自由度が増し、ＭＩＭキャパシタの専有面積を最大限に確保できるように配置することも可能となる。よって、本実施の形態の半導体装置では、ＭＩＭキャパシタの容量をさらに大きくすることが可能となる。
【００３７】
（実施の形態３）
図１５に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態の半導体装置は、半導体基板１上に２層以上の複数の配線層が積層された構造とＭＩＭキャパシタの構造とを備える。ここでは、３層の配線層を持つ半導体装置を例に説明する。まず、以下に積層された配線層の構造について説明する。半導体基板上１には絶縁膜２が着膜され、この絶縁膜２に配線３が埋め込まれている。これらを第１配線層Ａとする。次に、第１配線層Ａ上に絶縁膜４及び絶縁膜５が着膜され、この絶縁膜５に配線６が埋め込まれている。そして、この配線６は、ビア７を介して第１配線層Ａの配線３と接続されている。これらを第２配線層Ｂとする。次に、第２配線層Ｂ上に絶縁膜８，絶縁膜９及び絶縁膜２４が着膜され、絶縁膜９に配線１０が埋め込まれている。そして、この配線１０は、ビア１１を介して第２配線層Ｂの配線６と接続されている。これらを第３配線層Ｃとする。以上のように本実施の形態の半導体装置では３層の配線層からなる構造である。
【００３８】
次に、ＭＩＭキャパシタの構造を説明する。まず、下部電極１６は、第１配線層Ａの絶縁膜２に埋め込まれている。そして、ＭＩＭキャパシタはＵ字状の断面形状を有し、下部電極１６に接するように形成されている。このＭＩＭキャパシタは、金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０の順に積層され構造である。また、このＭＩＭキャパシタの深さ方向の大きさは、配線層１層分＋絶縁膜２４である。そして、ＭＩＭキャパシタの電極１９は、第３配線層Ｃにおいて上部電極２１と接続している。本実施の形態の特徴は、ＭＩＭキャパシタの電極１９と上部電極２１とがビアを介さずに直接接続されている点にある。なお、絶縁膜２０は、ＭＩＭキャパシタにより生じる絶縁膜９の段差のため上部電極２１の形成時に金属膜１９を突き抜ける問題を防止するために設けられている。
【００３９】
以下に、図１５の構造を有する半導体装置の製造プロセスについて説明する。図１６から図２１は、本実施の形態に係る半導体装置の製造プロセス途中の断面図である。まず、図１６に示す第１配線層Ａ及び第２配線層Ｂの製造プロセスについて説明する。基本的には実施の形態１と同様であり、半導体基板１上にダマシンプロセスにより第１配線層Ａの配線３及び下部電極１６を形成する。半導体基板１上に絶縁膜２を着膜し、フォトプロセスにより絶縁膜２をエッチングして配線溝及び下部電極溝を形成する。この配線溝と下部電極溝に配線及び下部電極の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第１配線層Ａの配線３及び下部電極１６を形成することができる。
【００４０】
次に、第１配線層Ａ上にダマシンプロセスにより第２配線層Ｂの配線６及びビア７を形成する。まず、第１配線層Ａ上に絶縁膜４及び絶縁膜５を重ねて着膜する。そして、絶縁膜４及び絶縁膜５にダマシンプロセスによりビアホール及び配線溝を形成する。ここでは、実施の形態１と同様ビアファーストで説明する。そして、フォトプロセスにより、絶縁膜５をエッチングして配線溝を形成する。このビアホールと配線溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第２配線層Ｂの配線６及びビア７を形成することができる。そして、第２配線層Ｂ上に第３配線層Ｃの絶縁膜８とその上に絶縁膜２４を着膜する。ここで、絶縁膜８には、ＳｉＮ，ＳｉＣ等、絶縁膜２４にはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈ−Ｓｉｌｉｃａｔｅ），Ｌｏｗ−ｋ膜等が用いられる。なお、絶縁膜２４の膜厚については、上部電極形成時に説明する。
【００４１】
図１７においては、ＭＩＭキャパシタを形成するための開口部が形成される。まず、フォトプロセスにより第３配線層Ｃの絶縁膜２４上に開口部の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、第２配線層Ｂ乃至第３配線層Ｃの絶縁膜（絶縁膜４，５，８，２４）を反応性異方性エッチング（ＲＩＥ）で加工し、開口部の形状を形成する。開口部の底は、下部電極１６が露出する。開口部が形成された後、第４配線層Ｄの絶縁膜１２上のレジストマスクは、酸素プラズマアッシングで除去される。
【００４２】
次に、図１８においては、ＭＩＭキャパシタの膜が積層される。まず、図１７で形成した開口部に沿って金属膜１７を着膜する。この金属膜１７は、第３配線層Ｃの絶縁膜２４上にも着膜される。さらに、この金属膜１７上に絶縁膜１８，金属膜１９，絶縁膜２０の順で着膜される。ここで、金属膜１７及び金属膜１９には、Ｔａ，ＴａＮ，ＴｉＮ等が使用される。また、絶縁膜１８には、ＳｉＮ、ＳｉＯや高誘電膜（例えば、チタン酸バリウムストロンチウム膜）等が使用される。絶縁膜２０には、ＳｉＮ等が使用される。また、成膜方法としてはＣＶＤ法，スパッタ法等がある。
【００４３】
次に、図１９においては、ＭＩＭキャパシタの形が形成される。ここでは、第３配線層Ｃの絶縁膜２４上に着膜された不要なＭＩＭキャパシタ膜（金属膜１７，絶縁膜１８，金属膜１９，絶縁膜２０）を除去する。まず、フォトプロセスにより絶縁膜２０上に除去するＭＩＭキャパシタ膜の形状のレジストマスクを形成する。このレジストマスクの形状に沿って、ＭＩＭキャパシタを構成する膜を反応性異方性エッチング（ＲＩＥ）で加工し、不要なＭＩＭキャパシタを構成する膜を除去する。その後、絶縁膜２０上のレジストマスクは、酸素プラズマアッシングで除去される。
【００４４】
次に、図２０においては、第３配線層Ｃが形成される。第３配線層Ｃの絶縁膜２４及びＭＩＭキャパシタ上に絶縁膜９を着膜する。この際、ＭＩＭキャパシタ部の段差があるため、絶縁膜９の膜厚に差が生じる場合も考えられる。しかし、ＭＩＭキャパシタ部の開口部が大きいため、特に問題となる絶縁膜９の膜厚差が生じることはない。ただし、絶縁膜９の膜厚に差が問題となるような場合は、ＣＭＰ法やエッチバック法等用いて絶縁膜９の膜厚を平坦化する。
【００４５】
次に、図２１においては、第３配線層Ｃに配線溝及びビアホールが形成される。ここでは、絶縁膜８，絶縁膜９及び絶縁膜２４にダマシンプロセスによりビアホールや配線溝を形成する。なお、実施の形態１と同様にビアファーストで説明する。まず、フォトプロセスにより、絶縁膜８，絶縁膜９及び絶縁膜２４をエッチングしてビアホールを形成する。このビアホールは、第２配線層Ｂの配線６を露出させるところまで形成する。続いて配線溝及び上部電極溝を形成するが、この際にビアホールの底である第２配線層Ｂの金属膜６がエッチングされないようにレジストのプラグを形成する。そして、フォトプロセスにより、絶縁膜１３をエッチングして配線溝及び上部電極溝を形成する。本実施の形態の特徴は、ＭＩＭキャパシタの電極１９と上部電極２１とがビアを介さずに直接接続されている点にある。そのため、上部電極溝を形成する際にＭＩＭキャパシタの絶縁膜２０もあわせてエッチングし、ＭＩＭキャパシタの金属膜１９を露出させておく。
【００４６】
次に、図２１で形成したビアホール，配線溝及び上部電極溝に配線の金属材料を埋め込み、余分な金属材料をＣＭＰにより削り取り平坦化する。これにより、第３配線層Ｃの配線１０，ビア１１，上部電極２１を形成することができる。なお、絶縁膜２４は、上部電極２１がビアを介すことなくＭＩＭキャパシタの金属膜１９に接続されるようなに設けられたものである。そのため、絶縁膜２４の膜厚は、上部電極２１がＭＩＭキャパシタの金属膜１９に接する厚さに設定される。
【００４７】
以上の製造プロセスで、図１５に示した本実施の形態のＭＩＭキャパシタを備える半導体装置が形成される。なお、以上の製造プロセスでは、複数の配線層を形成するのにダマシンプロセスを利用したが、本発明はこれに限定されない。このように形成された本実施の形態の半導体装置は、従来の半導体装置に比べＭＩＭキャパシタの深さ方向の広がりが大きい。そのため、本実施の形態の半導体装置は、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる。さらに、上部電極２１がビアを介してＭＩＭキャパシタの金属膜１９と接続している場合は、上部電極２１を形成する前にビアを形成する必要があった。しかし、このビアを形成する部分には、ＭＩＭキャパシタの段差により絶縁膜９の膜厚が変化している。そのため、ビアがＭＩＭキャパシタの金属膜１９と接続するように形成するには、ＭＩＭキャパシタの段差の影響を緩和するために絶縁膜９の膜厚を厚くすることやエッチングの選択比を向上させる工夫が必要になる。本実施の形態では、上部電極２１がＭＩＭキャパシタの金属膜１９に接続するのにビアを必要としないため、ＭＩＭキャパシタの絶縁膜９の膜厚を薄くすることができ、また、従来のエッチングをそのまま用いることができる。
【００４８】
【発明の効果】
本発明の請求項１に記載の半導体装置は、複数の配線の厚さと同等の深さを有する溝に沿って、第１金属膜、絶縁膜、第２金属膜の順に積層され形成された容量を備えるので、ＭＩＭキャパシタの専有面積を小さく保ったまま、ＭＩＭキャパシタの容量を大きくすることができる効果がある。
【００４９】
本発明の請求項２に記載の半導体装置は、下部電極とは別の配線層に形成された電極を介して容量の第１金属膜と接続されているので、下部電極やＭＩＭキャパシタの配置に自由度が増し、ＭＩＭキャパシタの専有面積を最大限に確保できるように配置することも可能となる効果がある。
【００５０】
本発明の請求項３に記載の半導体装置は、上部電極と上部電極に接続される第２金属膜とが直接接続されるので、上部電極とＭＩＭキャパシタの金属膜とを接続するビアが不要で、ＭＩＭキャパシタ上の絶縁膜の膜厚を薄くすることができ、また、従来のエッチングをそのまま用いることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造プロセス途中の断面図である。
【図８】本発明の実施の形態２に係る半導体装置の断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造プロセス途中の断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造プロセス途中の断面図である。
【図２２】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２３】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２４】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２５】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２６】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２７】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２８】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【図２９】従来の技術に係る半導体装置の製造プロセス途中の断面図である。
【符号の説明】
１ 半導体基板、２，４，５，８，９，１２，１３，１８，２０ 絶縁膜、３，６，１０，１４ 配線、７，１１，１５，２２ ビア、１６ 下部電極、１７，１９ 金属膜、２１ 上部電極、２３ 電極、２４ 絶縁膜、１００ 半導体基板、１０１ 下地配線、１０２，１０３，１０５，１０７，１０８，１２４ 絶縁膜、１０４，１０６，１２３，１２６ 金属膜、１０９，１２０ ビア、１１０ 上層配線、１１１ 上部電極、１２１ 配線、１２２，１２５ バリアメタル。
Claims (3)
- 半導体基板と、
前記半導体基板上に積層された複数の配線と、
前記半導体基板上に積層された複数の前記配線とは異なる場所に、複数の前記配線の厚さと同等の深さを有する溝と、
前記溝に沿って第１金属膜、絶縁膜、第２金属膜の順に積層され形成された容量と、
前記容量の前記第１金属膜と接続されている下部電極と、
前記容量の前記第２金属膜と接続されている上部電極とを備える、半導体装置。 - 請求項１記載の半導体装置であって、
前記下部電極は、前記下部電極とは別の配線層に形成された電極を介して前記容量の前記第１金属膜と接続されていることを特徴とする、半導体装置。 - 請求項１又は請求項２記載の半導体装置であって、
前記上部電極と前記上部電極に接続される前記第２金属膜とが直接接続されていることを特徴とする、半導体装置。
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