KR100695166B1 - 플러렌층을 구비한 상변화 메모리 소자의 제조 방법 - Google Patents

플러렌층을 구비한 상변화 메모리 소자의 제조 방법 Download PDF

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강윤호
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노진서
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Abstract

플러렌층을 구비한 상변화 메모리의 제조 방법이 개시된다. 본 발명에 따른 상변화 메모리의 제조 방법은 기판상에 스위칭 소자 및 상기 스위칭 소자와 연결된 하부전극을 마련하고, 상기 하부전극을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부전극의 일부를 노출시키는 하부전극 콘택홀을 형성하는 단계; 상기 콘택홀에 플러그 재료를 충전하여 하부전극 콘택 플러그를 형성하는 단계; 적어도 상기 하부전극 콘택 플러그의 상부를 포함하는 영역에 플러렌층을 형성하는 단계; 및 상기 플러렌층 위에 상변화층 및 상부전극을 차례로 적층하는 단계를 포함한다.
상변화 메모리(PRAM), 플러렌(fullerene), 진공증착, 스핀코팅, 리셋 전류

Description

플러렌층을 구비한 상변화 메모리 소자의 제조 방법{Manufacturing method phase-change RAM comprising fullerene layer}
도 1은 본 발명의 실시예에 따른 상변화 메모리의 구조를 보인다.
도 2는 도 1의 하부전극 콘택 플러그, 플러렌층 및 상변화층의 일부를 포함하는 부분을 확대하여 보여준다.
도 3은 본 발명의 다른 실시예에 따른 상변화 메모리의 구조를 보인다.
도 4는 상기 도 1의 실시예에 따른 상변화 메모리의 상변화층(61)이 결정상태에 있을 때와 비정질 상태에 있을 때, 각각의 경우에 대해서 인가 전류의 변화에 따른 저항의 변화를 보여준다.
도 5는 상기 도 1의 실시예에 따른 상변화 메모리에 동일한 패턴으로 리셋 전류와 셋 전류를 반복 인가할 때의 저항 변화 패턴을 보여준다.
도 6a 내지 도 6f는 상기 도 1에 도시된 상변화 메모리의 제조 과정을 도시한다.
도 7은 플러렌층 형성 후의 어닐링에 따른 상변화 메모리의 전기적 특성 향상을 보이는 그래프이다.
*도면의 주요 부분에 대한 부호설명*
40:기판 42:게이트 산화막
44:게이트 46, 54:제1 및 제2 층간 절연막
48:콘택홀 52:하부전극
50:도전성 플러그 58:하부전극 콘택 플러그
60:플러렌(fullerene)층 61:상변화층
62:상부전극 S1, D1:제1 및 제2 불순물 영역
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 더 상세하게는 하부전극과 상변화층 사이에 플러렌(fullerene)층을 구비한 상변화 메모리(PRAM)의 제조 방법에 관한 것이다.
상변화 메모리(PRAM)에서 데이터가 기록되는 상변화층은 가열되는 온도와 냉각되는 속도에 따라 결정상 또는 비정질상이 된다. 상기 상변화층이 결정상일 때, 스토리지 노드의 저항은 낮고, 비정질일 때 높다. PRAM은 상변화층이 결정상일 때와 비정질상일 때, 상기 상변화층을 통과하는 전류 저항이 다른 점을 이용하여 데이터를 기록하고 읽는 불휘발성 메모리 소자이다.
현재의 PRAM에서 이슈가 되는 문제는 상변화층을 비정질화 하는 데 필요한 리셋 전류(Ireset)가 크다는 것이다. 한 개의 Cell이 하나의 상변화층을 포함하는 스토리지 노드와 하나의 트랜지스터로 이루어진 기존의 PRAM의 집적도를 높이기 위해서는 스토리지 노드와 트랜지스터 각각의 크기를 줄여야 한다.
그런데 트랜지스터의 사이즈를 줄일 경우, 트랜지스터가 수용할 수 있는 최대 전류도 작아진다. 리셋 전류가 트랜지스터의 최대 전류보다 큰 경우에는 상변화에 의한 데이터 저장이 불가능하다. 따라서 PRAM의 리셋 전류를 줄이지 않고는 PRAM의 집적도를 높이기 어렵다.
전술한 종래의 문제점을 개선하기 위한 것으로서, 본 발명은 하부전극과 상변화층 사이에 플러렌층을 구비한 상변화 메모리를 효율적으로 제조하는 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 상기 플러렌층의 정렬상태를 향상시켜 상기 상변화 메모리의 전기적 특성을 향상시키는 제조 방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플러렌층을 구비한 상변화 메모리의 제조 방법은, 기판상에 스위칭 소자 및 상기 스위칭 소자와 연결된 하부전극을 마련하고, 상기 하부전극을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 플러그 재료를 충전하여 하부전극 콘택 플러그를 형성하는 단계; 적어도 상기 하부전극 콘택 플러그의 상부를 포함하는 영역에 플러렌층을 형성하는 단계; 및 상기 플러렌층 위에 상변화층 및 상부전극을 차례로 적층하는 단계를 포함한다.
상기 플러렌층을 이루는 플러렌(fullerene)은 C60, C70, C76, C78, C82 및 C84로 구성된 그룹에서 선택된 적어도 어느 하나일 수 있다. 또한, 상기 플러렌은 그 내부에 금속원자를 포함하는 금속 엔도히드럴(metal endohedral)일 수도 있다. 이때 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(lantanide)계 금속원자일 수 있다.
상기 플러렌층 형성 단계는, 플러렌 단분자층(monolayer)을 1 내지 100겹의 두께로 형성할 수 있고, 더 바람직하게는 1 내지 10겹의 두께로 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부전극 콘택 플러그 형성 단계 및 상기 플러렌층 형성 단계에서, 상기 하부전극 콘택 플러그 상부와 상기 층간 절연막 상면이 평탄해지도록 상기 플러그 재료를 충전하고, 그 위에 상기 플러렌층을 형성할 수 있다. 또한, 이와 달리 상기 하부전극 콘택 플러그의 높이가 상기 층간 절연막의 상면보다 낮도록 상기 플러그 재료를 충전하고, 상기 콘택홀의 나머지 부분에 상기 플러렌층을 형성할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 플러렌층 형성 단계에서 진공증착법을 이용하여 플러렌층을 형성할 수 있다. 일 예로서 승화(sublimation)에 의한 진공증착법을 이용할 수 있다. 이때 진공증착을 수행하는 동안 상기 플러렌층이 증착되는 기판을 가열할 수 있으며, 기판 가열 온도는 100℃ 내지 400℃일 수 있다.
본 발명의 일 실시예에 따르면, 상기 플러렌층 형성 단계에서 플러렌이 포함된 용액을 코팅하여 플러렌층을 형성할 수 있다. 일 예로서 스핀 코팅법을 이용할 수 있다. 상기 플러렌이 포함된 용액의 용매로는 톨루엔을 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 플러렌층 형성 단계 이후에 상기 상변화층을 형성하기 전에 플러렌층이 형성된 기판을 어닐링할 수 있다. 어닐링 온도는 100℃ 내지 350℃로 할 수 있으며, 상기 어닐링은 진공, 불활성 가스, 또는 질소 가스 분위기에서 수행될 수 있다. 또한 상기 어닐링 분위기에는 수소 또는 암모니아 가스가 첨가될 수도 있다.
이하, 첨부된 도면을 참조하면서 플러렌층을 구비한 상변화 메모리의 구조적 특징 및 장점을 살펴보고, 본 발명의 여러 가지 실시예에 따른 플러렌층을 구비한 상변화 메모리의 제조 방법을 상세히 설명한다.
먼저, 본 발명의 실시예에 따른 상변화 메모리(이하, 제1 PRAM)를 설명한다.
도 1은 본 발명의 실시예에 따른 상변화 메모리의 구조를 보인다. 상기 도 1을 참조하면, 제1 PRAM의 기판(40)에 도전성 불순물, 예컨대 n형 불순물이 도핑된 제1 및 제2 불순물 영역(S1, D1)이 주어진 간격으로 존재한다. 기판(40)은, 예컨대 p형 실리콘 기판일 수 있다. 제1 및 제2 불순물 영역(S1, D1)은 다양한 형태를 가질 수 있다. 제1 및 제2 불순물 영역(S1, D1) 중 어느 하나, 예를 들면 제1 불순물 영역(S1)은 소오스(source) 영역일 수 있고, 나머지 영역은 드레인(drain) 영역일 수 있다. 제1 및 제2 불순물 영역(S1, D1)사이의 기판(40) 상에 게이트 산화막(42)이 존재하고, 게이트 산화막(42) 상에 게이트(44)가 형성되어 있다. 기판(40)과 제1 및 제2 불순물 영역(S1, D1)과 게이트(44)는 전계 효과 트랜지스터를 구성한다. 이러한 전계 효과 트랜지스터는 PN 접합 다이오드로 대체될 수 있다.
계속해서, 기판(40) 상으로 상기 트랜지스터를 덮는 제1 층간 절연막(46)이 형성되어 있다. 제1 층간 절연막(46)에 제1 불순물 영역(S1)이 노출되는 콘택홀(48)이 형성되어 있다. 콘택홀(48)은 제1 불순물 영역(S1) 대신, 제2 불순물 영역 (D1)이 노출되는 위치에 형성될 수도 있다. 콘택홀(48)은 도전성 플러그(50)로 채워져 있다. 제1 층간 절연막(46) 상에 도전성 플로그(50)의 노출된 상부면을 덮는 하부전극(52)이 존재한다. 하부 전극(52)은 패드층 역할도 겸한다. 제1 층간 절연막(46) 상에 하부전극(52)을 덮는 제2 층간 절연막(54)이 존재하고, 제2 층간 절연막(54)에는 하부전극(52)의 상면 일부가 노출되는 하부전극 콘택홀(56)이 형성되어 있다. 제2 층간 절연막(54)은 제1 층간 절연막(46)과 동일한 절연층일 수 있다. 하부전극 콘택홀(56)은 플러그 재료로 충전되어 하부전극 콘택 플러그(58)를 이룬다.
제2 층간 절연막(54) 상에 하부전극 콘택 플러그(58)의 상부면을 덮는 플러렌층(60)이 존재한다. 플러렌층(60) 상에 상변화층(61)과 상부전극(62)이 순차적으로 적층되어 있다. 상기 플러렌층(60)은 한 종류의 플러렌 분자로만 이루어질 수도 있고, 서로 다른 종류의 플러렌 분자로 이루어진 복수의 층들로 이루어질 수도 있다. 상기 상변화층(61)은, 예를 들면 게르마늄 안티몬 텔룰라이드(이하 GST라 함)층일 수 있다. 하부전극(52)과 하부전극 콘택 플러그(58), 플러렌층(60), 상변화층(61) 및 상부전극(62)은 비트 데이터가 저장되는 스토리지 노드를 구성한다. 하부전극(52)이 플러렌층(60)과 직접 접촉될 경우, 상기 스토리지 노드에서 하부전극 콘택 플러그(58)는 제외할 수도 있다.
도 2는 도 1의 하부전극 콘택 플러그(58), 플러렌층(60) 및 상변화층(62)의 일부를 포함하는 부분(60p)을 확대하여 보여준다. 상기 도 2를 참조하면, 플러렌층(60)은 일 예로서, 단분자층(monolayer)으로 표시되어 있다. 복수의 플러렌(60f)을 포함하는 상기 플러렌층(60)은 이와같이 한 겹의 단분자층으로 이루어질 수도 있 고, 한 겹 이상 100겹 이내의 두께로 이루어질 수도 있다.
전류가 플러렌층을 통과할 때의 저항은 플러렌층이 없는 경우와 비교하여 크다. 작은 영역에 존재하는 높은 저항 영역은 그 영역에서의 주울열의 증가를 의미하는 바, 상변화층(61)과 하부전극 콘택 플러그(58) 사이에서 발생되는 주울열은 플러렌층(60)이 존재하지 않을 때보다 증가한다. 또한, 플러렌층의 열전도도는 상대적으로 매우 낮으므로, 발생한 열의 손실을 최소화할 수 있다. 그러므로 전류(I)가 리셋 전류(Ireset)일 경우, 종래보다 리셋 전류를 낮추더라도 하부전극 콘택 플러그(58)과 상변화층(61)사이에서 종래와 같은 주울열이 발생된다. 이렇게 해서 상변화층(61)의 플러렌층(60)에 접한 부분은 상변화 온도, 곧 녹는 점 이상이 되어 비정질 상태가 된다. 상술한 바로 보면, 플러렌층(60)은 발열량을 증가시키고, 열의 손실을 줄이는 수단, 예컨대 발열 고효율화 수단으로 작용하는 것을 알 수 있다.
도 3은 본 발명의 다른 실시예에 따른 상변화 메모리(이하, 제2 PRAM)의 구조를 보인다. 도 3을 참조하면, 상기 제2 PRAM에서 하부전극 콘택 플러그(58)는 제2 층간 절연막(54)의 상면보다 소정의 두께만큼 낮게 채워져 있다. 이렇게 해서 하부전극 콘택홀(56)의 상층부는 상기 소정의 두께만큼 비게 되는데, 상기 하부전극 콘택홀(56)의 이러한 빈자리는 플러렌층(80)으로 채워져 있다. 상변화층(61)은 제2 층간 절연막(54) 상에 플러렌층(80)의 상부면을 덮도록 형성되어 있다. 플러렌층(80)은 재료와 층상 구조의 면에서 상기 제1 PRAM의 플러렌층(60)과 동일할 수 있다. 또한 상기 제2 PRAM의 나머지 부분들도 상기 제1 PRAM과 동일할 수 있다.
도 4는 상기 도 1의 실시예에 따른 상변화 메모리의 상변화층(61)이 결정상태에 있을 때와 비정질 상태에 있을 때, 각각의 경우에 대해서 인가 전류의 변화에 따른 저항의 변화를 보여준다. 상기 도 4에서 제1 그래프(G1)와 제3 그래프(G3)는 상기 제1 PRAM의 상변화층(61)이 초기에 결정 상태일 때, 저항-전류 특성을 나타낸다. 그리고 제2 그래프(G2)는 상기 제1 PRAM의 상변화층(61)이 초기에 비정질 상태일 때, 저항-전류 특성을 나타낸다. 각 그래프(G1, G2, G3)는 초기의 결정 또는 비정질 상태에서 가로축에 값에 해당하는 크기의 전류 펄스를 인가한 후, 저항을 측정하여 세로축의 값으로 표시한 것이다.
제1 및 제3 그래프(G1, G3)를 참조하면, 상기 제1 PRAM의 상변화층(61)이 초기에 결정 상태일 때는 상기 제1 PRAM의 저항은 인가 전류, 즉, 전류가 대략 0.3mA가 될 때까지 낮은 값을 유지하고 큰 변화가 없다. 그러나 전류가 0.5mA가 되면서 PRAM의 저항은 크게 증가한다. 이것은 0.4mA 정도의 전류 펄스를 인가했을 때, 결정 상태에서 비정질 상태로 변화하는 상변화가 일어났음을 보여준다. 따라서, 리셋 전류는 대략 0.4mA라고 할 수 있다.
계속해서, 제2 그래프(G2)를 참조하면, 초기에 비정질 상태여서 저항이 높은 PRAM은 전류 펄스가 인가되면서 저항이 점차 낮아지는 것을 알 수 있다. 0.3mA의 전류 펄스가 인가되면 초기에 비정질 상태인 상변화층(61)은 완전히 결정상태로 되어 저항은 상변화층(61)이 초기의 결정상태일 때와 같게 된다. 인가 전류를 0.3mA 이상으로 계속 증가시키면, 비정질 상태에서 결정상태로 바뀐 상변화층(61)은 다시 비정질 상태가 되어 저항이 높아진다.
도 5는 상기 도 1의 실시예에 따른 상변화 메모리에 동일한 패턴으로 리셋 전류와 셋 전류를 반복 인가할 때의 저항 변화 패턴을 보여준다. 상기 도 5는 상기 제1 PRAM에 동일한 인가 패턴으로 10회 정도 전류를 인가하였을 때, 나타나는 PRAM의 저항 변화 패턴을 보인 것이다. 여기서 제1 그래프(G11)는 PRAM에 인가하는 전류를 나타내고, 제2 그래프(G22)는 이러한 전류의 인가 후에 측정한 PRAM의 저항을 나타낸다.
상기 도 5의 제1 및 제2 그래프(G11, G22)를 참조하면, 전류는 소정의 인가 패턴(이하, 전류 인가 패턴)에 따라 반복적으로 인가되고, 이에 대해 나타나는 PRAM의 저항도 반복되는 패턴(이하, 저항 패턴)을 갖는 것을 알 수 있다. 그리고 저항 패턴들은 서로 동일한 것을 알 수 있고, 또한 저항 패턴 주기와 전류 인가 패턴 주기는 일치하는 것을 알 수 있다. 또한, 저항 패턴들을 보면 저항의 최소값들은 물론이고, 최대값들도 거의 같은 값을 가지는 것으로 보아, 저항 패턴간의 편차가 크지 않음을 알 수 있다. 이러한 결과는 곧 본 발명의 PRAM에 대해 동일 조건하에서 여러 번 최대 및 최소 저항 값을 측정하였을 때, 최대 및 최소 저항 값은 허용 오차 범위 내에서 일정하고, 최대 저항과 최소 저항의 차도 허용 오차 범위 내에서 일정함을 의미하는 것으로, 본 발명의 PRAM의 재현성이 우수함을 입증한다.
이하에서는, 전술한 바와 같이 플러렌층을 구비한 상변화 메모리의 제조 방법을 도면을 참조하면서 예를 들어 설명한다.
도 6a 내지 도 6f는 상기 도 1에 도시된 상변화 메모리의 제조 과정을 도시한다. 먼저, 도 6a에 도시된 바와 같이, 기판(40)상에 스위칭 소자(일 예로서, 소 오스 영역(S1)과 드레인 영역(D1) 및 게이트(44)를 갖는 전계효과 트랜지스터)을 마련하고, 상기 스위칭 소자를 덮는 제1 층간 절연막(54) 위에 상기 스위칭 소자와 연결된 하부전극(52)을 마련하고, 상기 하부전극(52)을 덮는 제2 층간 절연막(54)를 형성하였다. 상기 제2 층간 절연막(54)에는 상기 하부전극(52)의 일부를 노출시키는 하부전극 콘택홀(56)을 마련하였다. 여기까지는 통상적인 제조 공정을 따를 수 있다.
다음으로, 도 6b에 도시된 바와 같이, 상기 하부전극 콘택홀(56) 내에 플러그 재료를 충전하여 하부전극 콘택 플러그(58)를 형성한다. 상기 하부전극 콘택 플러그(58)을 형성하는 플러그 재료는 TiN이나 TiAlN일 수 있다. 다만, 위에서 열거한 플러그 재료들은 비 제한적인 예시에 불과하며, 본 발명을 한정하는 것은 아니다.
상기 하부전극 콘택 플러그(58)는 전술한 제1 PRAM의 경우와 같이 제2 층간 절연막(54)의 상면과 같은 높이로 형성될 수 있고, 이와 달리 제2 PRAM의 경우와 같이 상기 제2 층간 절연막(54)의 상면보다 소정의 두께만큼 낮은 높이로 형성될 수도 있다. 후자의 경우 상기 하부전극 콘택홀(56) 내의 나머지 부분에 후술할 플러렌층을 형성할 수 있다.
다음으로는, 도 6c에 도시된 바와 같이, 상기 하부전극 콘택 플러그(58)의 상부를 포함하는 영역에 플러렌층(60)을 형성한다. 플러렌층(60)의 형성에 사용되는 플러렌은 C60, C70, C76, C78, C82 및 C84 중 어느 하나일 수 있다. 또한 상기 플러렌은 내부에 금속원자를 포함하는 메탈 엔도히드럴(Metal Endohedral)일 수 있 다. 이때, 상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(Latanide) 계열일 수 있다.
상기 플러렌층(60)의 두께는 1겹의 단일분자층(monolayer)으로부터 대략 100겹의 두께로 형성할 수 있다. 상기 플러렌층(60)이 지나치게 두꺼우면 플러렌층(60)에서 발생한 주울열이 상변화층에 효과적으로 전달되지 못할 수 있다. 좀 더 바람직하게는 플러렌 단분자층을 1겹 내지 10겹 형성할 수 있다.
또한, 서로 다른 종류의 플러렌을 이용하여 복수의 플러렌층을 순차적으로 적층할 수도 있다. 이 경우, 플러렌층(60)을 통과하는 전류의 저항은 단층인 상기 제1 PRAM의 플러렌층(60)보다 높아진다. 발열량도 상기 제1 PRAM의 플러렌층(60)의 발열량보다 크게 된다. 따라서 상기 플러렌층(60)을 복수의 플러렌층으로 형성함으로써 리셋 전류를 더 낮출 수 있다. 이와 관한 본 발명자의 실험에 따르면, 단층의 플러렌층(60)을 구비하는 상기 제1 PRAM의 경우, 리셋 전류는 ~0.4mA 정도인 반면, 복층의 플러렌층(70)을 구비하는 경우, 리셋 전류는 ~0.26mA 정도였다.
상기 플러렌층(60)은 여러 가지 방법에 의해 형성될 수 있다. 첫번째 예로서 진공증착법을 들 수 있는데, 통상의 진공증착 장비를 이용하여 이를 수행할 수 있다. 진공의 챔버 내에서 다량의 플러렌을 포함하는 에퓨젼 셀(effusion cell)을 가열한다. 일 예로서, 챔버 내의 압력은 대략 1.0×10-7 Torr이하로, 가열 온도는 대략 450℃ 내지 500℃, 증착 시간은 대략 10분 내지 60분 정도로 할 수 있다. 이러한 조건들은 플러렌의 종류 및 장비에 따라 달라질 수 있는 것이어서 본 발명의 기 술적 범위를 한정하는 것은 아니며, 에퓨전 셀에서 승화된 플러렌 분자들이 상기 기판상에, 구체적으로는 상기 하부전극 콘택 플러그(58)의 상면을 포함하는 영역에 증착되도록 하는 것으로 충분하다.
한편 상기 에퓨젼 셀의 가열 온도 및 진공증착 수행 시간에 따라 상기 플러렌층(60)의 두께를 조절할 수 있다. 상기와 같은 조건하에서 플러렌층(60)은 대략 10분당 1단분자층(monolayer)의 속도로 형성된다. 이렇게 형성된 상기 플러렌층(60)의 두께는 1겹의 단일분자층(monolayer)으로부터 대략 100겹으로 형성할 수 있고, 좀 더 바람직하게는 1겹 내지 10겹으로 형성할 수 있다.
플러렌층(60)의 진공증착이 이루어지는 동안에 상기 기판을 가열할 수 있다. 여기서 기판이란 박막이 형성될 판 상의 구조체를 말하는 것이며, 구체적으로는 상기 도 6b에 도시된 구조물 및 그 위에 형성중인 플러렌층(60)을 포함한다. 기판의 가열 온도는 대략 100℃ 내지 400℃로 할 수 있다. 기판을 가열함으로써 증착 중인 상기 플러렌층(60)에서 플러렌 분자들의 정렬상태를 향상시킬 수 있다.
그런 다음 플러렌층(60)이 증착된 기판을 어닐링(annealing) 할 수 있다. 어닐링 온도는 대략 100℃ 내지 350℃로 할 수 있다. 어닐링을 통해 상기 플러렌층(60)의 플러렌 분자 정렬상태를 향상시키고, 이를 통해 PRAM의 전기적 특성을 향상시킬 수 있다. 이러한 어닐링 공정은 비활성 분위기에서 수행될 수 있다. 구체적으로는 진공, 불활성 가스(inert gas) 또는 N2 가스 분위기에서 수행될 수 있고, 상기 분위기에 수소 가스(H2) 또는 암모니아 가스(NH3)가 첨가될 수 있다. 상기 어닐링 공정은 열에 의한 상기 기판의 변형 또는 변성, 그리고 기판 표면에서 외기와의 불필요한 화학반응이 배제될 수 있는 조건 하에서 수행되는 것이 바람직하다.
한편, 상기 플러렌층(60)은, 두번째 예로서, 용액 코팅(solution coating)법에 의해 형성될 수 있다. 여기서 용액 코팅법이란 소정의 용매에 플러렌 분자들이 분산된 용액을 이용하여 상기 기판 표면을 덮은 뒤 상기 용매를 증발시켜 플러렌 코팅층을 형성하는 방법을 통틀어 일컫는다. 상기 용액 코팅법에는 스핀코팅(spin coating), 디핑(dipping) 등의 다양한 박막 코팅 방법이 포함될 수 있다. 일 예로서 스핀 코팅법을 이용하여 상기 플러렌층(60)을 형성하는 방법은 아래과 같다.
톨루엔(toluene) 용매에 플러렌 분자를 분산시켜, 농도가 대략 0.01mM/L 내지 0.2mM/L 정도인 용액을 마련한다. 준비된 용액으로 상기 기판(상기 도 6b의 구조물)의 상면을 스핀코팅한 후, 상기 용매를 증발시킨다. 이때, 상기 용액의 농도를 조절함으로써 형성될 플러렌층(60)의 두께를 조절할 수 있다. 이렇게 형성된 상기 플러렌층(60)의 두께는 1겹의 단일분자층(monolayer)으로부터 대략 100겹으로 형성할 수 있고, 좀 더 바람직하게는 1겹 내지 10겹으로 형성할 수 있다. 플러렌 분자를 분산시키는 용매로는 여러 가지 물질이 사용될 수 있으며, 1,2,4-trichlorobenzene, carbon disulfide, 톨루엔, 벤젠, Chloroform, carbon tetrachloride, cyclohexane, n-hexane, THF, acetonitrile, 및 methanol 중에서 선택된 어느 하나일 수 있다.
플러렌층(60)을 스핀코팅법으로 형성한 후에도, 전술한 진공증착의 경우와 마찬가지로 상기 플러렌층(60)이 형성된 기판을 어닐링 할 수 있다. 어닐링 온도, 분위기 등의 세부 조건은 앞서 설명한 바와 같다.
다음으로, 상기 도 6d에 도시된 바와 같이, 상기 플러렌층(60) 위에 상변화층(61)을 형성한다. 상변화층(61)의 구성 물질 및 형성 방법은 종래에 알려진 것을 따를 수 있다. 일 예로서, 상기 상변화층(61)은 GST로 이루어질 수 있고, 스퍼터링(sputtering)에 의해 형성될 수 있다. 좀 더 구체적인 예로는, GST의 일부 성분, 곧 GeTe를 포함하는 타겟 및 GST의 다른 성분, 곧 Sb2Te3을 포함하는 타겟을 마련하고, 스퍼터링 가스를 상기 두 타겟에 충돌시켜 상기 두 타겟에 포함된 물질들이 균일하게 혼합되면서 상기 플러렌층(60) 상에 박막 형태의 상기 상변화층(61)을 형성할 수 있다.
다음으로는, 도 6e에 도시된 바와 같이, 상기 상변화층(61) 위에 상부전극(62)을 형성하고, 도 6f에 도시된 바와 같이, 상기 상부전극(62), 상기 상변화층(61) 및 상기 플러렌층(60)을 패터닝하여 상기 하부전극 콘택 플러그(58)의 상면을 포함하는 영역에 소정 크기의 스토리지 노드를 형성할 수 있다. 스토리지 노드의 패터닝 방법에는 특별한 제한이 없다.
도 7은 플러렌층 형성 후의 어닐링에 따른 상변화 메모리의 전기적 특성 향상을 보이는 그래프이다. 상기 도 7의 그래프는 본 발명에 따른 상변화 메모리의 상기 상변화층(61)이 초기에 셋(set) 상태(결정상태) 및 리셋(reset) 상태(비정질상태)에 있을 때, 가로축에 해당하는 크기의 전류 펄스를 인가한 후 저항값을 측정하여 세로축에 표시한 것이다. 여기서 -●-표시는 상기 플러렌층(60) 형성 후 어닐 링 공정을 거치지 않은 경우를 나타내고, -■-표시는 어닐링 공정을 거친 경우를 나타낸다.
상기 도 7의 그래프를 통해, 상기 플러렌층(60)을 어닐링한 경우가 하지 않은 경우보다 리셋 상태의 저항값이 크고, 셋 상태의 저항값이 작고, 또한 리셋 전류의 크기가 작은 것을 확인할 수 있다. 특히, 리셋 전류는 어닐링 하지 않은 경우에 비해 대략 0.05mA만큼 낮아졌다. 그만큼 PRAM의 고집적화를 가능하게 할 수 있다. 또한 셋 상태의 저항값은 어닐링하지 않은 경우보다 대략 10kΩ정도 낮아졌다. 그만큼 셋 상태와 리셋 상태의 저항비를 크게 함으로써 PRAM의 구동을 용이하게 하고, 데이터 읽기의 정확성을 향상시킬 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니라 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 따른 플러렌층을 구비한 상변화 메모리의 제조 방법은 하부전극과 상변화층 사이에 플러렌층을 구비한 상변화 메모리를 효율적으로 제조하는 방법을 제공하는 효과가 있다.
또한, 본 발명에 따른 제조 방법은 상기 플러렌층의 정렬상태를 향상시켜 상기 상변화 메모리의 리셋 전류 및 셋 상태의 저항값을 감소시키는 등 전기적 특성을 향상시키는 효과가 있다.

Claims (25)

  1. 기판상에 스위칭 소자 및 상기 스위칭 소자와 연결된 하부전극을 마련하고, 상기 하부전극을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부전극의 일부를 노출시키는 하부전극 콘택홀을 형성하는 단계;
    상기 콘택홀에 플러그 재료를 충전하여 하부전극 콘택 플러그를 형성하는 단계;
    적어도 상기 하부전극 콘택 플러그의 상부를 포함하는 영역에 플러렌층을 형성하는 단계; 및
    상기 플러렌층 위에 상변화층 및 상부전극을 차례로 적층하는 단계를 포함하는 것을 특징으로 하는 플러렌층을 구비한 상변화 메모리의 제조 방법.
  2. 제1항에 있어서,
    상기 플러렌층을 이루는 플러렌(fullerene)은 C60, C70, C76, C78, C82 및 C84로 구성된 그룹에서 선택된 적어도 어느 하나인 것을 특징으로 하는 상변화 메모리의 제조 방법.
  3. 제1항에 있어서,
    상기 플러렌층을 이루는 플러렌은 그 내부에 금속원자를 포함하는 금속 엔도히드럴(metal endohedral)인 것을 특징으로 하는 상변화 메모리의 제조 방법.
  4. 제3항에 있어서,
    상기 금속원자는 La, Er, Gd, Ho, Nd을 포함하는 란탄(lantanide)계 금속원자인 것을 특징으로 하는 상변화 메모리의 제조 방법.
  5. 제1항에 있어서,
    상기 하부전극 콘택 플러그 형성 단계 및 상기 플러렌층 형성 단계에서, 상기 하부전극 콘택 플러그 상부와 상기 층간 절연막 상면이 평탄해지도록 상기 플러그 재료를 충전하고, 그 위에 상기 플러렌층을 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  6. 제1항에 있어서,
    상기 하부전극 콘택 플러그 형성 단계 및 상기 플러렌층 형성 단계에서, 상기 하부전극 콘택 플러그의 높이가 상기 층간 절연막의 상면보다 낮도록 상기 플러그 재료를 충전하고, 상기 콘택홀의 나머지 부분에 상기 플러렌층을 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  7. 제1항에 있어서,
    상기 플러렌층 형성 단계는, 플러렌 단분자층(monolayer)을 1 내지 100겹의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  8. 기판상에 스위칭 소자 및 상기 스위칭 소자와 연결된 하부전극을 마련하고, 상기 하부전극을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부전극의 일부를 노출시키는 하부전극 콘택홀을 형성하는 단계;
    상기 콘택홀에 플러그 재료를 충전하여 하부전극 콘택 플러그를 형성하는 단계;
    적어도 상기 하부전극 콘택 플러그의 상부를 포함하는 영역에 진공증착법을 이용하여 플러렌층을 형성하는 단계; 및
    상기 플러렌층 위에 상변화층 및 상부전극을 차례로 적층하는 단계를 포함하는 것을 특징으로 하는 플러렌층을 구비한 상변화 메모리의 제조 방법.
  9. 제8항에 있어서,
    상기 플러렌층 형성 단계는, 플러렌 단분자층(monolayer)을 1 내지 100겹의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  10. 제9항에 있어서,
    상기 플러렌층 형성 단계는, 플러렌 단분자층(monolayer)을 1 내지 10겹의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  11. 제8항에 있어서,
    상기 플러렌층 형성 단계에서 진공증착을 수행하는 동안 상기 기판을 가열하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  12. 제11항에 있어서,
    상기 기판 가열 온도는 100℃ 내지 400℃인 것을 특징으로 하는 상변화 메모리 제조 방법.
  13. 제8항에 있어서,
    상기 상변화층을 형성하기 전에, 상기 플러렌층이 형성된 기판을 어닐링하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  14. 제13항에 있어서,
    상기 어닐링 온도는 100℃ 내지 350℃인 것을 특징으로 하는 상변화 메모리 제조 방법.
  15. 제13항에 있어서,
    상기 어닐링은 진공, 불활성 가스, 또는 질소 가스 분위기에서 수행되는 것을 특징으로 하는 상변화 메모리 제조 방법.
  16. 제15항에 있어서,
    상기 어닐링은 H2 또는 NH3 가스가 첨가된 분위기에서 수행되는 것을 특징으로 하는 상변화 메모리 제조 방법.
  17. 기판상에 스위칭 소자 및 상기 스위칭 소자와 연결된 하부전극을 마련하고, 상기 하부전극을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부전극의 일부를 노출시키는 하부전극 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 플러그 재료를 충전하여 하부전극 콘택 플러그를 형성하는 단계;
    적어도 상기 하부전극 콘택 플러그의 상부를 포함하는 영역에 플러렌이 포함된 용액을 코팅하여 플러렌층을 형성하는 단계;
    상기 플러렌층 위에 상변화층 및 상부전극을 차례로 적층하는 단계를 포함하는 것을 특징으로 하는 플러렌층을 구비한 상변화 메모리의 제조 방법.
  18. 제17항에 있어서,
    상기 플러렌층 형성 단계는, 플러렌 단분자층(monolayer)을 1 내지 100겹의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  19. 제18항에 있어서,
    상기 플러렌층 형성 단계는, 플러렌 단분자층(monolayer)을 1 내지 10겹의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  20. 제17항에 있어서,
    상기 상변화층을 형성하기 전에, 상기 플러렌층이 형성된 기판을 어닐링하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  21. 제20항에 있어서,
    상기 어닐링 온도는 100℃ 내지 350℃인 것을 특징으로 하는 상변화 메모리 제조 방법.
  22. 제20항에 있어서,
    상기 어닐링은 진공, 불활성 가스, 또는 질소 가스 분위기에서 수행되는 것을 특징으로 하는 상변화 메모리 제조 방법.
  23. 제22항에 있어서,
    상기 어닐링은 H2 또는 NH3 가스가 첨가된 분위기에서 수행되는 것을 특징으로 하는 상변화 메모리 제조 방법.
  24. 제17항에 있어서,
    상기 플러렌층 형성 단계는, 플러렌이 포함된 용액을 스핀 코팅법으로 코팅하는 것을 특징으로 하는 상변화 메모리 제조 방법.
  25. 제24항에 있어서,
    상기 용액의 용매는 1,2,4-trichlorobenzene, carbon disulfide, 톨루엔, 벤젠, Chloroform, carbon tetrachloride, cyclohexane, n-hexane, THF, acetonitrile, 및 메탄올로 구성된 그룹에서 선택된 어느 하나인 것을 특징으로 하는 상변화 메모리 제조 방법.
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US11/604,824 US7572662B2 (en) 2006-01-03 2006-11-28 Method of fabricating phase change RAM including a fullerene layer
JP2006354892A JP5160086B2 (ja) 2006-01-03 2006-12-28 フラーレン層を具備した相変化メモリ素子の製造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889779B1 (ko) * 2007-09-19 2009-03-20 한양대학교 산학협력단 메모리 소자 및 그 제조 방법
US9583702B2 (en) 2015-03-20 2017-02-28 Samsung Electronics Co., Ltd. Graphene-inserted phase change memory device and method of fabricating the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US20120012919A1 (en) 2009-03-27 2012-01-19 Cornell University Nonvolatile flash memory structures including fullerene molecules and methods for manufacturing the same
JP4598152B1 (ja) * 2010-01-29 2010-12-15 横尾 保 有害物質洗浄装置及び有害物質洗浄方法
CN101826596B (zh) * 2010-03-31 2012-08-08 中国科学院半导体研究所 一种相变存储器的制作方法
CN111430540B (zh) * 2020-03-23 2022-04-22 南京大学 一种有机无机异质结的制备方法及其应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030087426A (ko) * 2002-05-10 2003-11-14 삼성전자주식회사 상변환 기억 셀들 및 그 제조방법들
KR20050071965A (ko) * 2004-01-05 2005-07-08 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR20050107238A (ko) * 2004-05-08 2005-11-11 서동학 유기물 및 고분자 소재를 이용한 비휘발성 메모리 소자

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472705B1 (en) * 1998-11-18 2002-10-29 International Business Machines Corporation Molecular memory & logic
US6784017B2 (en) * 2002-08-12 2004-08-31 Precision Dynamics Corporation Method of creating a high performance organic semiconductor device
US6911373B2 (en) * 2002-09-20 2005-06-28 Intel Corporation Ultra-high capacitance device based on nanostructures
US6867425B2 (en) * 2002-12-13 2005-03-15 Intel Corporation Lateral phase change memory and method therefor
KR100486303B1 (ko) * 2003-02-05 2005-04-29 삼성전자주식회사 집적 회로용 평판형 캐패시터 및 그의 제조방법
JP2004241228A (ja) * 2003-02-05 2004-08-26 Toin Gakuen プラスチックフィルム電極及びそれを用いた光電池
KR100982419B1 (ko) * 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
KR100979710B1 (ko) * 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
WO2005060005A1 (ja) * 2003-12-18 2005-06-30 Fuji Electric Holdings Co., Ltd. スイッチング素子
US7692184B2 (en) * 2004-03-24 2010-04-06 Japan Science And Technology Agency Substrate with organic thin film, and transistor using same
KR100689813B1 (ko) * 2004-09-08 2007-03-08 삼성전자주식회사 탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법
EP1820226B1 (en) * 2004-11-30 2011-01-26 Nxp B.V. Dielectric antifuse for electro-thermally programmable device
US7262991B2 (en) * 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
US7352607B2 (en) * 2005-07-26 2008-04-01 International Business Machines Corporation Non-volatile switching and memory devices using vertical nanotubes
KR100695162B1 (ko) * 2005-09-13 2007-03-14 삼성전자주식회사 상변화 메모리 및 그 동작 방법
US20070111429A1 (en) * 2005-11-14 2007-05-17 Macronix International Co., Ltd. Method of manufacturing a pipe shaped phase change memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030087426A (ko) * 2002-05-10 2003-11-14 삼성전자주식회사 상변환 기억 셀들 및 그 제조방법들
KR20050071965A (ko) * 2004-01-05 2005-07-08 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR20050107238A (ko) * 2004-05-08 2005-11-11 서동학 유기물 및 고분자 소재를 이용한 비휘발성 메모리 소자

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1020030087426
1020050071965
1020050107238

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889779B1 (ko) * 2007-09-19 2009-03-20 한양대학교 산학협력단 메모리 소자 및 그 제조 방법
US9583702B2 (en) 2015-03-20 2017-02-28 Samsung Electronics Co., Ltd. Graphene-inserted phase change memory device and method of fabricating the same

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