JP2002500445A - 新規なパッシベーション構造とその製造方法 - Google Patents

新規なパッシベーション構造とその製造方法

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Abstract

(57)【要約】 新規なパッシベーション構造とその製造方法。本発明によれば、第１の誘電体層（２０４）が、基板の上に形成された導電層上に形成される。次いで、第１の誘電体層（２０４）および導電層が、第１の誘電体でキャップされた相互接続（２０８）および誘電体でキャップされたボンド・パッド（２０６）にパターニングされる。次に、第２の誘電体層が、誘電体でキャップされた相互接続（２０６）および誘電体でキャップされたボンド・パッド（２０８）の上に、かつそれらの間に形成される。誘電体でキャップされたボンド・パッド（２０８）および誘電体でキャップされた相互接続（２０６）を露出するために、第２の誘電体層の上部が除去される。次いで、第３の誘電体層（２１８）が、露出された誘電体でキャップされたボンド・パッドおよび露出された誘電体でキャップされた相互接続の上に、かつ第２の誘電体層の上に形成される。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） （１．発明の分野） 本発明は、半導体集積回路製造の分野に関し、より詳細には、パッシベーショ
ン構造とその製造方法に関する。
【０００２】 （２．関連技術の考察） 集積回路は、半導体基板上に形成されたトランジスタやコンデンサなど文字通
り数百万個もの個別のデバイスからなる。デバイスは、マイクロプロセッサなど
の機能回路を形成するために、導電層および絶縁層を交互に並べて一体に集積さ
れている。堆積される最終層は通常、組立ておよびパッケージング中の機械的お
よび化学的損傷に対して保護する絶縁層であるパッシベーション層である。
【０００３】 従来のパッシベーション構造の例を図１に示す。図１は、ボンド・パッド１０
４と相互接続１０６を含む金属相互接続層１０２を外面に形成している基板１０
０を示す。窒化シリコン層１１０と厚いポリイミド層１１２を含むパッシベーシ
ョン層１０８は、図１に示されるように、金属層１０２の上に形成される。次い
で、コンタクト開口１１４が窒化シリコン層１１０とポリイミド層１１２を通し
て形成されて、基板への外部信号の入力と出力のためのボンド・パッド１０４に
ワイヤ・ボンド１１６などの電気コンタクトを作成できるようにしている。気密
層である窒化シリコン層１１０は、下方金属層１０２と直接接触して形成されて
、下にある基板への水分経路が特にボンド・パッド開口１１４内にできないよう
にしている。
【０００４】 このようなパッシベーション構造は、基板１００の優れた気密封止を提供する
が、高い金属線間静電容量のためにデバイス性能が悪化する。すなわち、窒化シ
リコン層１１０が高い誘電率（約７．０）を有し、隣接する金属形状部１０４と
１０６の間のギャップ１１８内に形成されるので、線間容量結合が増大してデバ
イス性能が低下する。図１に示されるパッシベーション構造に関連する他の問題
は、窒化シリコン層を、十分な気密封止を得るのに必要な厚さまで高アスペクト
比ギャップ１１８内に堆積することが困難なことである。
【０００５】 したがって、気密封止を形成し、かつ低い相互接続静電容量となるパッシベー
ション構造と方法論が望まれる。
【０００６】 （発明の概要） 新規なパッシベーション構造とその製造方法。本発明によれば、基板の上に形
成された導電層の上に第１の誘電体層が形成される。次いで、その第１の誘電体
層と導電層とが、第１の誘電体でキャップされた状態の相互接続および第１の誘
電体でキャップされた状態のボンド・パッドにパターン化される。次に、第２の
誘電体層が、誘電体でキャップされた相互接続と誘電体でキャップされたボンド
・パッドの上に、かつそれらの間に形成される。誘電体でキャップされたボンド
・パッドと誘電体でキャップされた相互接続を露出するために、第２の誘電体層
の上部が除去される。次いで、第３の誘電体層が、露出された誘電体でキャップ
されたボンド・パッドと露出された誘電体でキャップされた相互接続の上に、か
つ第２の誘電体層の上に形成される。
【０００７】 （発明の詳細な説明） 本発明は、低い線間相互接続静電容量を有する気密パッシベーション構造、お
よびその製造方法である。以下の説明では、本発明を深く理解できるようにする
ため、材料、厚さ、プロセスなどの特定の詳細を数多く示す。しかし、本発明を
これら特定の詳細を用いずに実施できることは当業者に明らかであろう。場合に
よっては、本発明を不必要に曖昧にしないために、よく知られた半導体プロセス
および装置は詳細に説明していない。
【０００８】 本発明は、低い線間静電容量を示し、ＶＬＳＩ製造可能プロセスを有する気密
パッシベーション構造である。本発明によれば、最も外側のメタライゼーション
が基板の上に形成される。次いで、気密誘電体を備えるハード・マスクが金属層
の上に形成される。次いで、ハード・マスクおよび金属層が、ハード・マスクで
キャップされた相互接続およびボンド・パッドにパターニングされる。次いで、
低ｋシリコン誘電体層などのギャップ充填誘電体層が、ハード・マスクでキャッ
プされた相互接続およびボンド・パッドの上に、かつそれらの間に入るように一
面に堆積される。次いで、ギャップ充填誘電体層が、相互接続およびボンド・パ
ッド上に形成されたハード・マスクの上面とほぼ平坦になるまで研磨される、ま
たはエッチングされる。次いで、窒化シリコンなど気密封止誘電体層が、ギャッ
プ充填誘電体およびハード・マスクの上に形成される。次いで、ボンド・パッド
を露出し、そこへの電気的接触を可能にするために、ボンド・パッド開口が気密
封止層およびハード・マスク誘電体層を通して形成される。
【０００９】 本発明は、低ｋ材料を使用して金属相互接続とボンド・パッドとの間のギャッ
プを充填するので、低静電容量誘電構造を生成する。ハード・マスク誘電体層お
よび封止誘電体層が低ｋギャップ充填材料を封止する、またはカプセル封じする
ので、パッシベーション構造は気密である。二酸化シリコンなどの低ｋギャップ
材料は、一般には水分浸透を受けやすいことを理解されたい。したがって、本出
願人の製造方法は、気密性があり、かつ低い相互接続静電容量を示すパッシベー
ション構造を生成する。
【００１０】 図２ａ〜２ｇは、本発明によるパッシベーション構造の製造方法を示す。本発
明によれば、図２ａに示されるような基板２００を用いる。基板２００は、当技
術分野ではよく知られており、通常シリコン基板を含み、トランジスタやコンデ
ンサなどのデバイスがそこに形成される。さらに、基板２００は、製造されたデ
バイスを機能回路に結合する相互接続構造を含む。相互接続構造は通常、二酸化
シリコンなどの絶縁層によって互いに電気的に分離され、かつ金属プラグまたは
バイアと電気的に結合された複数のレベルの相互接続線を含む。この点での基板
２００の最外表面は、一般には、後で形成される最終金属層への電気コンタクト
の望まれる位置に形成された金属プラグを有する絶縁層を含む。基板２００は、
集積回路を製造するために使用される半導体基板を必ずしも含む必要はなく、フ
ラット・パネル・ディスプレイ用に使用されるものなど任意のタイプの基板であ
ってよいことを理解されたい。本発明のために、基板を、本発明の膜が形成され
、本発明のプロセスが行われる開始材料と定義する。
【００１１】 次に、これも図２ａに示されるように、導電層２０２が基板２００の上にブラ
ンケット堆積される。導電層２０２は通常、集積回路の最外レベルのメタライゼ
ーションであり、一般には、最終レベルの金属相互接続を形成するため、および
基板２００上に形成される集積回路にコンポーネントおよびシステムを電気的に
結合するためのボンド・パッドを形成するために使用される。導電層２０２は、
少量の銅（Ｃｕ）でドープされたアルミニウム（Ａｌ）などの低抵抗金属である
。ただし、導電層２０２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、タングステ
ン（Ｗ）など、それらに限定されない任意の低抵抗材料または合金であってよい
。導電層２０２は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン・タングス
テン（ＴｉＷ）など、それらに限定されない接着および／または障壁層を含んで
よく、または含まなくてもよい。導電層２０２は、スパッタリング、化学気相成
長、電気めっきなど、それらに限定されない任意のよく知られた技法によって形
成することができる。導電層２０２は、１〜３ミクロンの間の厚さに形成するこ
とができる。
【００１２】 次に、これも図２ａに示されるように、ハード・マスク２０４層が導電層２０
２の上に形成される。ハード・マスク２０４は耐湿性誘電材料であり、そのため
導電層２０２上に気密封止を形成することができる。さらに、ハード・マスク２
０４は、後でギャップ充填誘電体を研磨する際にハード・マスク２０４が研磨止
めとして働くように、十分に硬い材料から形成され、十分な厚さに堆積されるこ
とが好ましい。ハード・マスク２０４は、例えば、プラズマ増速化学気相成長に
よって形成された窒化シリコンや窒酸化シリコンであってよい。ハード・マスク
２０４は、金属形状部上に形成され、金属形状部の間には形成されないので、性
能に悪影響を及ぼすことなく、高誘電率（すなわち、４．０よりも大きい）を有
する耐湿性誘電体から形成することができる。ハード・マスク２０４は、１００
〜５００ｎｍの間の厚さに形成することができる。
【００１３】 次に、図２ｂに示されるように、ハード・マスク２０４と導電層２０２が、ハ
ード誘電体層２０４によってキャップされたボンド・パッド２０６と金属相互接
続２０８を含む金属形状部にパターニングされる。個々の金属形状部は、ギャッ
プ２１０によって離隔される。ギャップ２１０の最小間隔または幅（Ｗ）は、利
用されるプロセスの限界寸法によって決められ、本発明では限界寸法が０．３ミ
クロン未満であってよい。そのような狭い間隔は、高アスペクト比ギャップ２１
０（すなわち、最小幅ギャップがアスペクト比＞２．０を有することができる）
を作成する。アスペクト比は、ギャップ高さ÷ギャップ幅と定義される。
【００１４】 ハード・マスク２０４および導電層２０２は、よく知られたフォトリソグラフ
ィ技法によってハード・マスク２０４の上にフォトレジスト・マスクを形成する
ことにより、誘電体でキャップされたボンド・パッド、および誘電体でキャップ
された相互接続にパターン形成することができる。次いで、反応性イオン・エッ
チングなど、それに限定されないよく知られたエッチング技法を使用して、導電
層２０２およびハード・マスク２０４を、ハード・マスクでキャップされたボン
ド・パッド２０６およびハード・マスクでキャップされた相互接続２０８にパタ
ーン化することができる。ハード・マスク２０４は、まずフォトレジスト・マス
クを使用し、次いでフォトレジスト・マスクをストリップしてパターン化するこ
とができ、パターン・ハード・マスクは、導電層２０２のパターン形成用のマス
クとして使用できることを理解されたい。あるいは、ハード・マスク２０４と導
電層２０２を共に、フォトレジスト・マスクを除去する前にパターン化すること
もできる。
【００１５】 次に、図２ｃに示されるように、ハード・マスクでキャップされた相互接続２
０８とハード・マスクでキャップされたボンド・パッド２０６の上に、かつギャ
ップ２１０内の基板２００の上にギャップ充填誘電体層２１２が堆積される。ギ
ャップ充填誘電体層２１２は、ある厚さに、ギャップ２１０を完全に充填する形
で形成される。ギャップ充填誘電体層２１２は、少なくとも最小幅ギャップを充
填するのに十分な最小厚さに形成されるが、誘電体層２１２の平坦化を可能にす
るようにより厚く堆積されることが好ましい。すなわち、ギャップ充填誘電体層
２１２は、少なくとも層２０２と２０４を組み合わせた厚さと同じくらいの厚さ
に堆積する必要があるが、後の平坦化ステップに十分なマージンを提供するよう
により厚く堆積されることが好ましい。
【００１６】 誘電体層２１２は、二酸化シリコンと同じくらいの誘電率（すなわち、誘電率
≦４．０）を有する材料とすることが好ましい。本発明の一実施形態では、ギャ
ップ充填誘電体層２１２は、３５０〜４００℃の間の基板温度でＳｉＨ4とＯ2を
含む化学作用を利用する高密度プラズマ（ＨＤＰ）によって形成される二酸化シ
リコン（ＳｉＯ2）膜である。このようなプロセスは、高アスペクト比ギャップ ２１０を充填できる優れたギャップ充填性を提供する。ギャップ充填誘電体層２
１２は、膜の誘電率をさらに減少させるためにフッ素イオンでドープすることが
できる。ギャップ充填誘電体２１２は、インサイチュで（insitu）（膜２１２の
堆積中に）、または形成後にイオン注入によってドープすることができる。エー
ロゲル、ポリイミド、スピンオン・ガラスなどであり、かつそれらに限定されな
い低ｋ誘電膜も、ギャップ充填誘電体層２１２として使用することができる。さ
らに、ギャップ充填誘電体層２１２は、必ずしも単一層誘電膜である必要はなく
、複数の異なる誘電体層からなる複合膜であってよい。
【００１７】 次に、図２ｄに示されるように、ギャップ充填誘電体２１２が平坦化され、そ
れにより、ギャップ充填誘電体２１２の上面が、相互接続２０８上のハード・マ
スク２０４およびボンド・パッド２０６上のハード・マスク２０４の上面とほぼ
同じ高さに、すなわち平坦になる。ギャップ充填誘電体２１２は、よく知られた
化学機械研磨技法を利用して平坦化されることが好ましい。研磨止めとしてハー
ド・マスク２０４を使用することは、ギャップ充填材料の上面がハード・マスク
２０４の上面と水平になったときに研磨ステップが停止することを保証し、それ
により、ギャップ充填誘電体２１２が導電膜２０２に形成された金属形状部の上
面よりも下にくぼまないことを保証する。このようにして、低誘電率ギャップ充
填材料２１２が金属形状部間に形成され、低静電容量、高性能電気的相互接続を
生成する。
【００１８】 今、研磨が、ギャップ充填誘電体２１２を平坦化するのに好ましい方法である
が、希望するなら、プラズマ・エッチバックなど、それに限定されない他の適し
たよく知られた技法を使用することもできる。
【００１９】 次に、図２ｅに示されるように、封止誘電体層２１６が、ギャップ充填誘電体
層２１２の上に、かつキャップされた相互接続２０８およびキャップされたボン
ド・パッド２０６のハード・マスク２０４上に一面に堆積される。封止誘電体層
２１６は、水分浸透に対して耐性がある材料から形成される（すなわち、気密性
がある材料から形成される）。普通のチップ動作温度、典型的には１００〜１２
０℃の間で、多湿環境下での水分浸透を妨げることができる場合、層に気密性が
あるという。封止誘電体２１６は、できるだけ薄く、それでも気密封止ができる
ように形成される。本発明の一実施形態では、封止誘電体層２１６は、３８０〜
４００℃の間の基板温度を維持したまま、シラン（ＳｉＨ4）とアンモニア（Ｎ Ｈ3）からなる化学作用を利用するプラズマ増速化学気相成長（ＣＶＤ）によっ て５００〜１５００Åの厚さに形成された窒化シリコン膜である。窒化シリコン
などの気密誘電体層は高い誘電率（４．０より大きく、通常は約７）を有するの
で、その高い誘電率が隣接金属形状部間の容量結合を増加させてデバイスの性能
を低下させることがないように、導電層２０２に形成された金属形状部の上面２
１４の上方、およびギャップ２１０の外に封止誘電体層２１６を保持することが
重要である。
【００２０】 次に、図２ｆに示されるように、希望するなら、キャップ誘電体層２１８を封
止誘電体層２１６の上に形成することができる。キャップ誘電体層２１８は、パ
ッケージと基板２００との間の応力を除去し、また封止誘電体層２１６を引っか
きから保護し、それにより、封止誘電体層２１６によって形成された気密封止の
完全性に引っかきが影響を与える恐れがない。本発明の一実施形態では、キャッ
プ誘電体層２１８は、Ｈｉｔａｃｈｉによって製造される感光性ポリイミド１７
０８番などの感光性ポリイミドである。そのようなポリイミドは、当技術分野で
よく知られているように、２．０〜１０ミクロンの間の厚さに「スピンオン」す
ることができる。あるいは、キャップ誘電体２１８は、ＣＶＤ堆積二酸化シリコ
ン層などの、かつそれに限定されない他の材料から形成することもできる。
【００２１】 次に、図２ｇに示されるように、ボンド・パッド開口２２０が、キャップ誘電
体層２１８、封止誘電体層２１６、およびハード・マスク２０４を通して形成さ
れて、ボンド・パッド２０６の上面２２２を露出する。誘電体層２１８が感光性
ポリイミドである場合、開口２２０は、ボンド・パッド開口２２０が望まれる誘
電体層２１８の露光部をマスクし、露光し、次いで現像することによって、誘電
体層２１８内に形成することができる。次いで、パターン形成されたキャップ誘
電体層２１８を封止誘電体層２１６およびハード・マスク２０４のエッチング用
のマスクとして使用することができる。封止誘電体層２１６が窒化シリコン層で
あり、ハードマスク２０４が窒化シリコンまたは窒酸化シリコン層である場合、
封止誘電体層２１６およびハード・マスク２０４は、ＳＦ6およびＨｅを含む化 学作用を用いる反応性イオン・エッチング（ＲＩＥ）によって異方性をもたせて
エッチングすることができる。ボンド・パッド２０６の上面２２２が露出される
と、ボンド・パッド開口２２０内のハード・マスク２０４の完全な除去を保証す
るようなオーバーエッチングを行うため、化学作用をＮＦ3とＡｒに変更するこ とができる。
【００２２】 誘電体層２１８が感光性材料でない場合、誘電体層２１８の上に標準のフォト
レジスト・マスクを形成して、よく知られたフォトリソグラフィ技法によってパ
ターン形成することができる。
【００２３】 図２ｇに示されるように、ボンド・パッド開口２２０の形成は、ボンド・パッ
ド２０６の周縁を取り囲むようにハード・マスク２０４の一部２２４を残す。ボ
ンド・パッド２２０の周縁を取り囲むハード・マスク２０４の一部２２４の長さ
（Ｌ）は、ボンド・パッド開口２２０を通してギャップ充填誘電体層２１２に水
分が浸透するを防ぐのに十分な長さであり、ボンド・パッド２０６への良好な接
着を行えるのに十分な長さである。ボンド・パッド２２０の周縁を取り囲むハー
ド・マスク２２４の長さ（Ｌ）は、２〜１０ミクロンの間であってよい。図２ｈ
は、相互接続２０８およびボンド・パッド２０６を破線で示す、図２ｇの上面図
である。図２ｈはさらに、ボンド・パッド開口２２０を介する水分浸透を防いで
基板２２０を封止するために、ボンド・パッド２０６の露出部２２２がハード・
マスク２２４によってどのように取り囲まれているかを示す。
【００２４】 図２ｇおよび２ｈから容易に明らかなように、本発明のプロセスは、低い金属
線間静電容量を有し、基板２００の気密封止を提供するパッシベーション構造を
形成する。金属線間のギャップ２１０内に低誘電率ギャップ充填誘電体層２１２
が形成されるため、および封止誘電体層２１６やハード・マスク誘電体層２０４
などの高誘電率材料が、金属形状部２０８および２０６の上方、およびギャップ
２１０の外に保持されるため、線間静電容量が低下する。基板２００の気密封止
は、封止誘電体層２１６、ハード・マスク部２２４、およびボンド・パッド２０
６によって形成される。封止誘電体層２１６は、ギャップ充填誘電体２１２の上
面を通して水分が侵入するのを防ぎ、ハード・マスク部２２４と封止誘電体層２
１６は、ボンド・パッド開口２２０の側壁を通して水分が侵入するのを防ぐ。
【００２５】 次に、図２ｉに示されるように、電気コンタクトが、ボンド・パッド開口２２
０を通して、ボンド・パッド２０６の露出面２２２に作成される。封止誘電体２
１６、ハード・マスク２２４、およびボンド・パッド２０６が、基板開口２２０
を介する水分浸透から基板２００を気密封止しているので、よく知られた電気的
結合技法をボンド・パッド２２０に作成することができる。図２ｉは、よく知ら
れたワイヤ・ボンドコンタクトを利用する本発明の一実施形態を示すが、Ｃ４（
control chip collapse contacts）やＴＡＢ（tape automated bonding）などの
、かつそれらに限定されない他のよく知られた電気的接触技法を使用することも
できる。
【００２６】 以上により、気密封止を提供する低相互接続静電容量パッシベーション構造と
その製造方法が記述された。
【図面の簡単な説明】
【図１】 従来のパッシベーション構造を示す断面図である。
【図２ａ】 基板上の導電層とハード・マスク誘電体層の形成を示す断面図である。
【図２ｂ】 図２ａの基板上のハード・マスクでキャップされたボンド・パッドからギャッ
プによって離隔されたハード・マスクでキャップされた相互接続の形成を示す断
面図である。
【図２ｃ】 図２ｂの基板の上のギャップ充填誘電体層の形成を示す断面図である。
【図２ｄ】 図２ｃの基板上のギャップ充填誘電体の平坦化を示す断面図である。
【図２ｅ】 図２ｄの基板上の封止誘電体層の形成を示す断面図である。
【図２ｆ】 図２ｅの基板上のポリイミド層の形成を示す断面図である。
【図２ｇ】 図２ｆの基板のボンド・パッド開口の形成を示す断面図である。
【図２ｈ】 図２ｇの基板を示す上面図である。
【図２ｉ】 図２ｇのボンド・パッド上の電気コンタクトの形成を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5F033 HH09 HH11 HH13 HH14 HH18 HH19 HH23 HH33 MM05 QQ08 QQ13 QQ28 QQ30 QQ48 RR04 RR06 RR09 RR11 RR22 RR27 SS01 SS02 SS15 SS21 TT01 VV07 XX18 XX24 5F044 EE08 EE21 5F058 AC02 AD04 BA07 BD02 BD04 BD09 BD15 BF07 BF23 BF30 BF46 BH20 BJ03

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 基板上にパッシベーション構造を形成する方法であって、 基板の上に形成された導電層上に第１の誘電体を形成するステップと、 前記第１の誘電体層および前記導電層を、誘電体でキャップされた相互接続お
    よび誘電体でキャップされたボンド・パッドにパターン化するステップと、 前記誘電体でキャップされた相互接続および前記誘電体でキャップされたボン
    ド・パッドの上に、かつそれらの間に第２の誘電体層を形成するステップと、 前記誘電体でキャップされたボンド・パッドおよび前記誘電体でキャップされ
    た相互接続を露出するために、前記第２の誘電体層の一部を除去するステップと
    、 露出された前記誘電体でキャップされたボンド・パッドおよび露出された前記
    誘電体でキャップされた相互接続の上に、かつ前記第２の誘電体の上に、第３の
    誘電体層を形成するステップと を含む方法。
  2. 【請求項２】 基板上にパッシベーション構造を形成する方法であって、 前記基板上に金属層を形成するステップと、 前記導電層上にハード・マスクを形成するステップと、 ハード・マスクでキャップされたボンド・パッドからギャップによって離隔さ
    れたハード・マスクでキャップされた相互接続を形成するように、前記金属層お
    よび前記ハード・マスクをパターン化するステップと、 前記ギャップ内の前記基板の上に、かつ前記ハード・マスクでキャップされた
    相互接続および前記ハード・マスクでキャップされたボンド・パッドの上に、低
    誘電率材料を形成するステップと、 低誘電率材料が、前記ハード・マスクでキャップされた相互接続および前記ハ
    ード・マスクでキャップされたボンド・パッドとほぼ平坦になるように、前記低
    誘電率材料を研磨するステップと 前記ハード・マスクでキャップされた相互接続および前記ハード・マスクでキ
    ャップされたボンド・パッドと、前記ギャップ内の前記低誘電率材料との上に、
    封止誘電体層を形成するステップ とを含む方法。
  3. 【請求項３】 さらに、前記ハード・マスクでキャップされたボンド・パッ
    ド上の前記封止誘電体層および前記ハード・マスクを介して開口を形成するステ
    ップと、 前記ボンド・パッドへの電気コンタクトを形成するステップ とを含む請求項２に記載の方法。
  4. 【請求項４】 前記電気コンタクトがワイヤ・ボンドである請求項３に記載
    の方法。
  5. 【請求項５】 前記電気コンタクトがＣ４バンプである請求項３に記載の方
    法。
  6. 【請求項６】 さらに、前記封止誘電体層の上にポリイミド層を形成するス
    テップを含む請求項２に記載の方法。
  7. 【請求項７】 前記低誘電率材料が、高密度プラズマによって形成される二
    酸化シリコン層である請求項２に記載の方法。
  8. 【請求項８】 前記封止誘電体層が、プラズマ増速化学気相成長によって形
    成される窒化シリコン層である請求項２に記載の方法。
  9. 【請求項９】 前記ハード・マスクが窒化シリコンを含む請求項２に記載の
    方法。
  10. 【請求項１０】 基板上にパッシベーション構造を形成する方法であって、 前記基板上に金属導電層を形成するステップと、 前記導電層上に、窒化シリコンおよび窒酸化シリコンからなる群から選択され
    るハード・マスクを形成するステップと、 ハード・マスクでキャップされた相互接続およびハード・マスクでキャップさ
    れたボンド・パッドを形成するために、前記金属層および前記ハード・マスクを
    パターン化するステップと、 前記ハード・マスクでキャップされた相互接続と前記ハード・マスクでキャッ
    プされたボンド・パッドとの間にある前記基板の上に、かつ前記ハード・マスク
    でキャップされた相互接続および前記ハード・マスクでキャップされたボンド・
    パッドの上に、二酸化シリコン層を形成するステップと、 前記二酸化シリコン材料が、前記ハード・マスクでキャップされた相互接続お
    よび前記ハード・マスクでキャップされたボンド・パッドとほぼ平坦になるまで
    前記二酸化シリコン材料を研磨するステップと、 前記ハード・マスクでキャップされた相互接続および前記ハード・マスクでキ
    ャップされたボンド・パッドの上に、かつ前記ハード・マスクでキャップされた
    相互接続と前記ハード・マスクでキャップされたボンド・パッドとの間にある前
    記二酸化シリコン層の上に、窒化シリコン誘電体層を形成するステップと、 前記ハード・マスクでキャップされたボンド・パッド上の前記窒化シリコン誘
    電体層および前記ハード・マスクを介して開口を形成するステップと、 前記ボンド・パッド上に電気コンタクトを形成するステップ とを含む方法。
  11. 【請求項１１】 ボンド・パッドからギャップによって離隔される導電部材
    と、 前記導電部材上と、前記ボンド・パッドの上の周縁に形成される第１の誘電体
    層と、 前記ギャップ内の前記基板の上方に形成される第２の誘電体層と、 前記導電部材上の前記第１の誘電体層上と、前記ボンド・パッドの周縁上の前
    記第１の誘電体層上、ならびに前記ギャップ内の前記第２の誘電体層上に形成さ
    れる第３の誘電体層と、 前記ボンド・パッドの周縁上に形成された前記第１の誘電体層内にある前記ボ
    ンド・パッド上のコンタクトと を備える集積回路。
  12. 【請求項１２】 さらに、前記第３の誘電体層上に形成されるポリイミド層
    を備える請求項１１に記載の集積回路。
  13. 【請求項１３】 前記第１の誘電体層が、窒化シリコンと窒酸化シリコンか
    らなる群から選択される請求項１１に記載の集積回路。
  14. 【請求項１４】 前記第２の誘電体層が二酸化シリコンを含む請求項１１に
    記載の集積回路。
  15. 【請求項１５】 前記第３の誘電体層が窒化シリコンである請求項１１に記
    載の集積回路。
  16. 【請求項１６】 前記第１の誘電体および前記第３の誘電体が、水分浸透に
    対する耐性を有する請求項１１に記載の集積回路。
  17. 【請求項１７】 前記電気コンタクトがワイヤ・ボンドである請求項１１に
    記載の集積回路。
  18. 【請求項１８】 前記電気コンタクトがＣ４バンプである請求項１１に記載
    の集積回路。
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