DE10118422B4 - Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 39
- 239000002184 metal Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 title description 4
- 239000010410 layer Substances 0.000 claims abstract description 168
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000011241 protective layer Substances 0.000 claims abstract description 48
- 230000004888 barrier function Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910052697 platinum Inorganic materials 0.000 claims abstract description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000003631 wet chemical etching Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 10
- 238000009413 insulation Methods 0.000 description 8
- 239000005368 silicate glass Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000000746 purification Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- ZGUQQOOKFJPJRS-UHFFFAOYSA-N lead silicon Chemical compound [Si].[Pb] ZGUQQOOKFJPJRS-UHFFFAOYSA-N 0.000 description 1
- QNZFKUWECYSYPS-UHFFFAOYSA-N lead zirconium Chemical compound [Zr].[Pb] QNZFKUWECYSYPS-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- ISEUFVQQFVOBCY-UHFFFAOYSA-N prometon Chemical compound COC1=NC(NC(C)C)=NC(NC(C)C)=N1 ISEUFVQQFVOBCY-UHFFFAOYSA-N 0.000 description 1
- 239000008213 purified water Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31127—Etching organic layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Abstract
Verfahren
zur Herstellung einer strukturierten metallhaltigen Schicht auf
einem Substrat, wobei das Verfahren die folgende Reihenfolge von
Schritten aufweist:
– Bereitstellen eines Substrats (1);
– Abscheiden einer Barrierenschicht (3) auf das Substrat (1),
– Strukturieren der Barrierenschicht (3) mithilfe einer Maske, wodurch eine Oberfläche des Substrats zumindest bereichsweise freigelegt wird,
– Abscheiden einer Schutzschicht (6) aus Siliziumnitrid, wodurch die strukturierte Barrierenschicht (3) von der Schutzschicht (6) seitlich umschlossen wird,
– Planarisieren der Maske und der Schutzschicht (6), wodurch eine Oberfläche der Barrierenschicht (3) freigelegt wird,
– Abscheiden einer metallhaltigen Schicht (4), die Platin enthält,
– Abscheiden und Strukturieren einer Maskenschicht (5) aus Siliziumoxid und
– Strukturieren der metallhaltigen Schicht (4) mithilfe der strukturierten Maskenschicht (5).
– Bereitstellen eines Substrats (1);
– Abscheiden einer Barrierenschicht (3) auf das Substrat (1),
– Strukturieren der Barrierenschicht (3) mithilfe einer Maske, wodurch eine Oberfläche des Substrats zumindest bereichsweise freigelegt wird,
– Abscheiden einer Schutzschicht (6) aus Siliziumnitrid, wodurch die strukturierte Barrierenschicht (3) von der Schutzschicht (6) seitlich umschlossen wird,
– Planarisieren der Maske und der Schutzschicht (6), wodurch eine Oberfläche der Barrierenschicht (3) freigelegt wird,
– Abscheiden einer metallhaltigen Schicht (4), die Platin enthält,
– Abscheiden und Strukturieren einer Maskenschicht (5) aus Siliziumoxid und
– Strukturieren der metallhaltigen Schicht (4) mithilfe der strukturierten Maskenschicht (5).
Description
- Die vorliegende Patentanmeldung betrifft ein Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer gemäß der Ansprüche 1 mit 5.
- Aus dem Stand der Technik sind Verfahren zur Strukturierung einer metallhaltigen Schicht, wie beispielsweise einer Platinschicht, bekannt. Hierzu wird eine auf einem Halbleiterbauelement angeordnete Platinschicht mittels einer siliziumoxidhaltigen Maske strukturiert. Typischerweise wird eine Selektivität zwischen Platin und Siliziumoxid von mehr als 0,6:1 erreicht. Die Ätzung der Platinschicht mittels der siliziumoxidhaltigen Ätzmaske kann beispielsweise bei Temperaturen um ca. 300° C durchgeführt werden. Aus dem Stand der Technik ist allerdings kein geeignetes Verfahren bekannt, mit dem die zur Strukturierung der Platinschicht verwendete Siliziumoxid-Maske von der strukturierten Platinschicht entfernt werden könnte. Dies gestaltet sich insbesondere deshalb schwierig, da unterhalb und seitlich neben der strukturierten Platinelektrode eine Siliziumoxidschicht angeordnet ist. Folglich würde ein Entfernen der siliziumoxidhaltigen Ätzmaske zu einem ungewünschten Abtrag der unter und seitlich neben der Platinschicht angeordneten Siliziumoxidschicht führen, wodurch beispielsweise eine Unterätzung der Platinelektrode auftreten könnte.
- Beispielsweise könnte die Siliziumoxidschicht selektiv zu der Platinelektrode mittels eines trockenen oder eines nassen Ätzschrittes entfernt werden. Eine weitere Möglichkeit besteht darin, ein dotiertes Silikatglas wie beispielsweise PSG (Phosphorous Silicate Glass) oder BSG (Boron Silicate Glass) zu verwenden. Die dotierten Silikatglase sind beispielsweise mittels Flußsäure selektiv gegenüber einer unter der Platin schicht angeordneten Siliziumoxidschicht ätzbar. Die Verwendung eines dotierten Silikatglases weist allerdings den Nachteil auf, daß dieses eine verringerte Ätzselektivität bei der Strukturierung der Platinschicht aufweist. Darüber hinaus ist eine Halbleiterfertigungsanlage zur Abscheidung eines dotierten Silikatglases relativ teuer.
- Weiterhin ist aus dem Stand der Technik bekannt, daß anstelle einer siliziumoxidhaltigen Ätzmaske zur Strukturierung der Platinschicht eine Siliziumnitrid-Maske verwendet werden kann. Die Siliziumnitrid-Maske hat allerdings den gravierenden Nachteil, daß sie eine sehr geringe Ätzselektivität bei der Strukturierung der Platinschicht mit gewöhnlichen chlorhaltigen Gasen aufweist.
- Ebenso ist aus dem Stand der Technik bekannt, daß organische Filme, die mittels Spin-On-Verfahren aufgeschleudert werden, als Ätzmaske für die Strukturierung einer Platinschicht verwendet werden können. Dies ist beispielsweise in der Druckschrift
DE 197 333 45.1 beschrieben. Nachteilig ist hierbei allerdings, daß die Ätzverfahren mit organischen Ätzmasken zur Strukturierung der Platinschicht verhältnismäßig teuer sind. - Verfahren zur Herstellung strukturierter metallhaltiger Schichten sind etwa aus
DE 101 09 328 A1 andUS 5,335,138 bekannt. Im Gegensatz zu den darin offenbarten Verfahren treten jedoch beim Strukturieren von Schichten, die Platin enthalten, weitere Probleme auf, da wegen der großen Ätzresistenz des Platins das Substrat während der Strukturierung beschädigt werden kann. Das Problem der Strukturierung platinhaltiger Schichten wird jedoch in den genannten beiden Druckschriften nicht angesprochen. - Es ist die Aufgabe der Erfindung, ein verbessertes Verfahren zur Strukturierung einer metallhaltigen Schicht anzugeben, mit dem sich auch eine platinhaltige Schicht strukturieren lässt, ohne das Substrat zu schädigen.
- Die Aufgabe wird gelöst durch ein Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Substrat, wobei das Verfahren die folgende Reihenfolge von Schritten aufweist:
- – Bereitstellen eines Substrats;
- – Abscheiden einer Barrierenschicht auf das Substrat,
- – Strukturieren der Barrierenschicht mithilfe einer Maske, wodurch eine Oberfläche des Substrats zumindest bereichsweise freigelegt wird,
- – Abscheiden einer Schutzschicht aus Siliziumnitrid, wodurch die strukturierte Barrierenschicht von der Schutzschicht seitlich umschlossen wird,
- – Planarisieren der Maske und der Schutzschicht, wodurch eine Oberfläche der Barrierenschicht freigelegt wird,
- – Abscheiden einer metallhaltigen Schicht, die Platin enthält,
- – Abscheiden und Strukturieren einer Maskenschicht aus Siliziumoxid und
- – Strukturieren der metallhaltigen Schicht mithilfe der strukturierten Maskenschicht.
- Das erfindungsgemäße Verfahren zur Strukturierung einer metallhaltigen Schicht weist gegenüber dem Stand der Technik den Vorteil auf, daß die zur Strukturierung der metallhaltigen Schicht verwendete Maskenschicht mittels chemisch-mechanischem Polieren (CMP) entfernt wird. In vorteilhafter Weise wird die Elektrode durch den CMP-Schritt freigelegt, so daß eine nachfolgend aufgebrachte Schicht direkt auf die Elektrode aufgebracht werden kann. Die vor dem CMP-Schritt abgeschiedene Schutzschicht wird beispielsweise auf der Elektrode und seitlich neben der Elektrode angeordnet. Nach dem CMP-Schritt verbleibt die Schutzschicht seitlich neben der Elektrode. Sie kann dort weitere Funktionen erfüllen: Die Schutzschicht ist beispielsweise als Diffusionsbarriere für Sauerstoff geeignet. Weiterhin kann die Schutzschicht die Diffusion von Wasserstoff vermindern.
- Das erfindungsgemäße Verfahren sieht vor, daß eine Barrierenschicht vor dem Aufbringen der Elektrode auf das Substrat aufgebracht wird. Die Barrierenschicht dient als Diffusionsbarriere für Sauerstoff oder Metalle, die von der Elektrode in den Kontakt diffundieren könnten.
- Vorzugsweise ist vorgesehen, dass die Maskenschicht durch eine naßchemische Ätzung mit Flußsäure von der strukturierten metallhaltigen Schicht entfernt wird, wobei die Schutzschicht als selektiver Ätzschutz für die Oberfläche des Substrats dient.
- Vorzugsweise ist vorgesehen, dass die Schutzschicht und die Maske durch chemisch-mechanisches Polieren planarisiert werden.
- Vorzugsweise ist vorgesehen, dass die metallhaltige Schicht zu Elektroden von integrierten Kondensatoren strukturiert wird.
- Vorzugsweise ist vorgesehen, dass eine Isolationsschicht auf der strukturierten metallhaltigen Schicht gebildet wird, wobei die Isolationsschicht ein dielektrisches oder ein ferroelektrisches Material umfaßt.
- Eine Planarisierungsschicht kann vor dem chemisch-mechanischen Polieren auf der Schutzschicht abgeschieden werden. Die Planarisierungsschicht ist in vorteilhafter Weise dazu geeignet, die in der Schutzschicht angeordneten Vertiefungen aufzufüllen und die Schutzschicht mechanisch zu stabilisieren, so daß bei dem nachfolgenden CMP-Schritt mechanische Defekte vermieden werden.
- Ein Kontakt kann in dem Substrat angeordnet sein, auf dem die Elektrode gebildet wird. Der Kontakt ist beispielsweise dazu geeignet, die aus der metallhaltigen Schicht gebildete Elektrode elektrisch zu kontaktieren.
- Es kann Titan oder Titannitrid oder Tantal oder Tantalnitrid oder Tantalsiliziumnitrid oder Iridium oder Iridiumoxid in der Barrierenschicht enthalten sein. Die genannten Materialien sind in vorteilhafter Weise als Barrierenschicht geeignet.
- Eine Isolationsschicht kann auf der Elektrode gebildet werden, wobei die Isolationsschicht ein dielektrisches oder ein ferroelektrisches Material umfaßt. Die Verwendung eines dielektrischen Materials ermöglicht beispielsweise, daß die Elektrode und die Isolationsschicht Bestandteile eines Kondensators sind, der in einer DRAM-Speicherzelle (Dynamic Random Access Memory) verwendet werden kann. Ein ferroelektrisches Material ermöglicht in vorteilhafter Weise, daß eine ferroelektrische Speicherzelle gebildet werden kann.
- Es kann vorgesehen sein, daß das Substrat Siliziumoxid enthält oder der Kontakt polykristallines Silizium enthält oder die Elektrode Platin enthält oder die Maskenschicht Siliziumoxid enthält oder die Schutzschicht Siliziumnitrid enthält oder die Planarisierungsschicht Siliziumoxid enthält. Die genannten Materialien sind in vorteilhafter Weise zur Bildung der entsprechenden Schichten geeignet.
- Ferner kann vorgesehen sein, daß die Maskenschicht eine dem Substrat abgewandte Oberfläche aufweist und eine Senkrecht zu der Oberfläche des Substrats angeordnete Seitenwand aufweist, wobei die Schutzschicht mittels einer gerichteten Abscheidung aufgebracht wird, so daß die Schutzschicht bevorzugt auf die Oberfläche des Substrats und auf die Oberfläche der Maskenschicht abgeschieden wird und in geringer Dicke auf die Seitenwand der Maskenschicht abgeschieden wird.
- Die Erfindung wird nachstehend anhand der Figuren näher erläutert. Es zeigen:
-
1 ein Substrat mit einer metallhaltigen Schicht und einer Maskenschicht; -
2 die in1 dargestellte Struktur nach Durchführung eines chemisch-mechanischen Polierschrittes; -
3 die Anordnung aus2 , wobei eine Isolationsschicht und eine weitere Elektrode abgeschieden sind; -
4 eine Verfahrensvariante der in3 dargestellten Anordnung; -
5 ein weiteres Ausführungsbeispiel zur Strukturierung einer metallhaltigen Schicht. -
6 ein weiteres Ausführungsbeispiel zur Strukturierung einer metallhaltigen Schicht. - In
1 ist ein Substrat1 dargestellt. In dem Substrat1 ist ein elektrischer Kontakt2 angeordnet. Das Substrat1 umfaßt beispielsweise Siliziumoxid. Der Kontakt2 umfaßt beispielsweise polykristallines Silizium, welches mit Bor, Arsen oder Phosphor dotiert sein kann. Auf dem Kontakt2 und dem Substrat1 ist eine Barrierenschicht3 angeordnet. Die Barrierenschicht3 besteht beispielsweise aus einem Schichtstapel beginnend an dem Kontakt mit einer Tantalsiliziumnitridschicht, weiterführend mit einer Tantalnitridschicht, einer Iridiumschicht und einer darauf angeordneten Iridiumoxidschicht. Beispielsweise umfaßt die Barrierenschicht3 eine Höhe von 250 nm, wobei die Tantalnitridschicht 25 nm, die Tantalsiliziumnitridschicht 25 nm, die Iridiumoxidschicht 100 nm und die Iridiumschicht ebenfalls 100 nm dick sind. Auf der Barrierenschicht3 ist eine metallhaltige Schicht4 als Elektrode angeordnet. Die Elektrode4 enthält beispielsweise Platin. Auf der Elektrode4 ist eine Maskenschicht5 angeordnet. Die Maskenschicht5 besteht beispielsweise aus Siliziumoxid und ist zur Strukturierung der metallhaltigen Schicht4 sowie eventuell auch der Barrierenschicht3 geeignet. In1 ist diese Strukturierung bereits erfolgt. Auf der Masken schicht5 und auf dem Substrat1 ist eine Schutzschicht6 angeordnet. Die Schutzschicht6 enthält beispielsweise Siliziumnitrid. In dem in1 dargestellten Ausführungsbeispiel ist die Schutzschicht6 beispielsweise konform abgeschieden. Es ist allerdings ebenfalls möglich, daß die Schutzschicht6 mittels einer gerichteten Abscheidung aufgebracht wird, so daß die Schutzschicht6 auf dem Substrat1 und auf der Maskenschicht5 allerdings nicht oder nur wenig seitlich an der Maskenschicht5 angeordnet ist. Auf der Schutzschicht6 ist eine Planarisierungsschicht7 angeordnet. Die Planarisierungsschicht7 enthält beispielsweise ein dotiertes Silikatglas, so daß die Planarisierungsschicht7 zur Einebnung der Oberfläche der Schutzschicht6 geeignet ist. - Ein Verfahren zur Herstellung der in
1 dargestellten Anordnung stellt beispielsweise ein Substrat1 bereit, welches der Kontakt2 enthält. Anschließend wird ganzflächig auf dem Kontakt2 und dem Substrat1 die Barrierenschicht3 aufgebracht. Auf der Barrierenschicht3 wird die metallhaltige Schicht4 abgeschieden. Auf der metallhaltigen Schicht4 wird die Maskenschicht5 angeordnet und mittels fotolithographischer Verfahren strukturiert. - Die metallhaltige Schicht
4 ist beispielsweise mit einer Dicke von ca. 200 nm gebildet. Die Dicke der Maskenschicht5 beträgt zum Ätzen von der Barrierenschicht3 etwa 500 nm und zum Ätzen des Stapels aus der Barrierenschicht und Elektrode etwa 1 μm. - Zur Strukturierung der Maskenschicht
5 wird beispielsweise eine fotolithographisch belichtete und entwickelte Lackmaske verwendet. Beispielsweise kann die Lackmaske mit einer Dicke von 1,1 μm aus MID-UV-Fotolack hergestellt werden. Bei einem 6 Zoll großen Wafer-Substrat kann die Oxidschicht mit einem Gasfluß von 17 sccm (Standard Kubikzentimeter pro Minute) von jeweils CHF3 und CF4, sowie einem Gasfluß von 80 sccm Argon bei einem Druck von 70 Millitorr (mTorr) und einem Magnetfeld von 30 Gauß bei einer Einkopplung von 700 W in einem MxP plus Plasma Ätzgerät mittels der Lackmaske strukturiert werden. Zum Überätzen wird ein zu der aus Platin bestehenden metallhaltigen Schicht4 selektiver Ätzprozeß verwendet, bei dem 45 sccm CF4 und 103 sccm Argon bei einem Druck von 200 Millitorr und einem Magnetfeld von 30 Gauß bei einer Einkopplung von 500 W eingestellt wird. Anschließend wird die Fotolack-Maske mittels Veraschung und/oder einem naßchemischen Reinigungsschritt entfernt. - Anschließend wird mit einem Plasmaätzprozeß die metallhaltige Schicht
4 bei einer erhöhten Temperatur zwischen 280°C und 350°C und optional bei Temperaturen Über 350°C, die eine größere Ätzrate ermöglichen, bei einer teilweisen Abdeckung mittels der Maskenschicht5 geätzt. Beispielsweise kann diese Ätzung in einer Applied Materials Hot Cathode DPS-Kammer bei einer Kathodentemperatur von 325° C und einem Chlor zu Argon Flußverhältnis von 4 zu 1 bei einem Druck von 20 Millitorr durchgeführt werden. Die verwendete Source-Leistung beträgt etwa 900 W und die verwendete Bias-Leistungseinkopplung beträgt etwa 275 W. Die Ätzung wird in einer Zeit von ca. 140 Sekunden durchgeführt, wobei eine Überätzung zur rückstandsfreien Entfernung von Platin bereits in dieser Zeitspanne enthalten ist. Nach der Ätzung verbleibt eine etwa 200 nm dicke Maskenschicht5 . Die Maskenschicht5 weist beispielsweise Verrundungen an Ecken auf. Nach dem Ätzen wird eine Spülung in gereinigtem Wasser sowie ein Reinigungsschritt mit N-Methyl-Pyrrolidon bei einer Temperatur von 70° C durchgeführt. Anschließend wird die Schutzschicht6 mit einer Dicke abgeschieden, die etwa der Dicke der metallhaltigen Schicht4 entspricht. In diesem Ausführungsbeispiel wird die Schutzschicht6 als eine ca. 200 nm dicke Siliziumnitridschicht mittels eines PECVD-Prozeß (Plasma Enhanced Chemical Vapour Deposition) abgeschieden. Dies kann beispielsweise mit einer Applied Materials P5000 CVD-Anlage mit einer DxZ-Kammer durchgeführt werden. Bei der durchgeführten Abscheidung handelt es sich beispielsweise um eine konforme Abscheidung, wo durch eine vollständige Einkapselung der Elektrode4 durchgeführt wird. - Anstelle der PECVD-Abscheidung, die typischerweise bei Temperaturen zwischen 350° C und 450° C durchgeführt wird, ist ebenfalls die Abscheidung einer dünnen Siliziumnitridschicht mittels eines LPCVD-Verfahrens (Low-Pressure Chemical Vapour Deposition) möglich. Die LPCVD-Abscheidung wird üblicherweise bei Temperaturen zwischen 650° C und 800° C durchgeführt.
- Um eine gute Planarisierung während des nachfolgenden CMP-Schrittes zu erlangen, wird zunächst eine 500 nm dicke Planarisierungsschicht mittels eines CVD-Verfahrens mit Tetra-Ethyl-Ortho-Silikat als Ausgangsgas mittels eines PECVD-Verfahrens abgeschieden. Zur Planarisierung von Gräben mit einem großen Aspektverhältnis, welches beispielsweise bei dickeren Elektroden
4 auftritt, ist ein HDPCVD-Verfahren (High Density Plasma Chemical Vapour Deposition) geeignet. - Eine weitere Prozeßvariante zur Herstellung der in
1 dargestellten Anordnung sieht vor, daß die Barrierenschicht3 ganzflächig abgeschieden und strukturiert wird und anschließend die metallhaltige Schicht4 ganzflächig abgeschieden und mittels der Maskenschicht5 strukturiert wird. Dabei ist eine geringere Maskendicke von etwa 500nm Ausgangsstärke ausreichend. - In
2 ist die aus1 bekannte Figur dargestellt, wobei ein CMP-Schritt (Chemical Mechanical Polishing) durchgeführt wurde. Hierzu kann beispielsweise ein Standardgerät der Firma Westech 272 verwendet werden. Als Schleifpad ist beispielsweise der Typ RodelJC1000 geeignet. Als Schleifpaste kann beispielsweise eine Oxidschleifpaste der Firma Clariant des Typs Klebosol30N50 verwendet werden. Bei einem solchen CMP-Schritt wird die Planarisierungsschicht7 aus Siliziumoxid ca. doppelt so schnell abgetragen wie die Schutzschicht6 aus Siliziumnitrid. Zum Betrieb der CMP-Anlage wird bei spielsweise eine Andruckkraft von 55158 Pa (8 psi) bei einem Poliermittelfluß von 140 ml pro Minute und einem Rückseitendruck von 0 bis 34474 Pa (0 bis 5 psi) verwendet. Der Schleifteller dreht sich etwa mit einer Geschwindigkeit von 60 Umdrehungen pro Minute und der Waferhalter dreht sich seinerseits ebenfalls mit einer Geschwindigkeit von ca. 60 Umdrehungen pro Minute. Nach dem CMP-Schritt wird ein Reinigungsschritt mit deionisiertem Wasser in einer Reinigungsanlage der Firma Ontrack durchgeführt. Der oben beschriebene CMP-Schritt hat eine Siliziumoxidabtragsrate von ca. 400 nm pro Minute. Die Nitridabtragsrate beträgt etwa 250 nm pro Minute. Um die Maskenschicht5 vollständig von der Elektrode4 zu entfernen, wird eine Überpolierung (Overpolishing) durchgeführt. Dies führt zu Vertiefungen (Dishing) in der Schutzschicht6 , die neben der Elektrode4 angeordnet ist. Das Ergebnis des CMP-Schrittes besteht in einer Elektrode4 , die seitlich bzw. lateral mit Siliziumnitrid eingekapselt ist. Darunter liegt die ebenfalls durch das Siliziumnitrid geschützte strukturierte Barriere3 . - In
3 ist die aus2 bekannte Struktur dargestellt. Zusätzlich ist eine Isolationsschicht8 auf der Elektrode4 und der Schutzschicht6 angeordnet. Auf der Isolationsschicht8 ist eine weitere Elektrode9 angeordnet. Die Isolationsschicht8 und die weitere Elektrode9 werden beispielsweise ganzflächig abgeschieden und nachfolgend in Bereiche strukturiert, wie es für ein Common-Plate-Concept verwendbar ist. Die Isolationsschicht8 besteht beispielsweise aus SBT (Strontium-Bismut-Tantalat) oder PZT (Blei-Zirkon-Tantalat). Die SBT-Schicht kann beispielsweise in sauerstoffhaltiger Atmosphäre kristallisiert werden. - Die seitliche Einkapselung der Elektrode
4 und der Barrierenschicht3 mittels der Schutzschicht6 schützt den Kontakt2 während der Kristallisation der Isolationsschicht8 , die unter Sauerstoffatmosphäre durchgeführt wird. Zusätzlich kann die Schutzschicht6 während eines späteren Prozessierens als Barrierenschicht für Wasserstoff dienen, um die Isolationsschicht8 vor Wasserstoff zu schützen, welcher aus dem Substrat1 zu der Isolationsschicht8 diffundieren könnte. - Mit Bezug auf
4 ist die weitere Maskenschicht11 zur Strukturierung der weiteren Elektrode9 und der Isolationsschicht8 verwendet worden. Anschließend ist in diesem Ausführungsbeispiel eine weitere konforme Schutzschicht10 auf der weiteren Maskenschicht11 und der Schutzschicht6 abgeschieden worden. Die obere Elektrode9 ist für eine Vielzahl von unteren Elektroden4 als gemeinsame Gegenelektrode verwendbar. - In
5 ist ein weiteres Ausführungsbeispiel mit einem Substrat1 und einen in dem Substrat1 angeordneten Kontakt2 dargestellt. Auf dem Kontakt2 ist eine Barrierenschicht3 angeordnet. Zur Herstellung der Barrierenschicht3 wird zunächst ganzflächig die Barrierenschicht3 auf dem Kontakt und dem Substrat1 abgeschieden. Anschließend wird die Barrierenschicht3 mittels einer Maske strukturiert. Auf die Maske und die während der Strukturierung der Barrierenschicht3 freigelegte Oberfläche des Substrats1 wird eine Schutzschicht6 abgeschieden. Anschließend wird die Schutzschicht6 und die Maskenschicht so planarisiert, daß die Barrierenschicht3 an einer Oberfläche freigelegt wird. Dabei ist die Barrierenschicht3 von der Schutzschicht6 seitlich umschlossen. Auf die Barrierenschicht3 und die Schutzschicht6 wird anschließend eine metallhaltige Schicht4 abgeschieden. Auf der metallhaltigen Schicht4 wird eine Maskenschicht5 gebildet, mittels derer die metallhaltige Schicht4 zu einer Elektrode4 strukturiert wird. Durch die Schutzschicht6 ist die Barrierenschicht3 eingekapselt. - Mit Bezug auf
6 ist die Strukturierung durchgeführt worden. Wird die Schutzschicht6 beispielsweise aus Siliziumnitrid und die Maskenschicht5 beispielsweise aus Siliziumoxid gebildet, so kann die Maskenschicht5 naßchemisch mit Flußsäure von der strukturierten Elektrode4 entfernt werden, wobei die Schutzschicht6 als selektiver Ätzschutz bei der Entfernung der Maskenschicht5 dient. Bei diesem Ausführungsbeispiel steht die gesamte Oberfläche der unteren Elektrode als Kondensatorfläche zur Verfügung. -
- 1
- Substrat
- 2
- Kontakt
- 3
- Barrierenschicht
- 4
- Elektrode
- 5
- Maskenschicht
- 6
- Schutzschicht
- 7
- Planarisierungsschicht
- 8
- Isolationsschicht
- 9
- weitere Elektrode
- 10
- zweite Schutzschicht
- 11
- weitere Maskenschicht
Claims (5)
- Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Substrat, wobei das Verfahren die folgende Reihenfolge von Schritten aufweist: – Bereitstellen eines Substrats (
1 ); – Abscheiden einer Barrierenschicht (3 ) auf das Substrat (1 ), – Strukturieren der Barrierenschicht (3 ) mithilfe einer Maske, wodurch eine Oberfläche des Substrats zumindest bereichsweise freigelegt wird, – Abscheiden einer Schutzschicht (6 ) aus Siliziumnitrid, wodurch die strukturierte Barrierenschicht (3 ) von der Schutzschicht (6 ) seitlich umschlossen wird, – Planarisieren der Maske und der Schutzschicht (6 ), wodurch eine Oberfläche der Barrierenschicht (3 ) freigelegt wird, – Abscheiden einer metallhaltigen Schicht (4 ), die Platin enthält, – Abscheiden und Strukturieren einer Maskenschicht (5 ) aus Siliziumoxid und – Strukturieren der metallhaltigen Schicht (4 ) mithilfe der strukturierten Maskenschicht (5 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Maskenschicht (
5 ) durch eine naßchemische Ätzung mit Flußsäure von der strukturierten metallhaltigen Schicht (4 ) entfernt wird, wobei die Schutzschicht (6 ) als selektiver Ätzschutz für die Oberfläche des Substrats (1 ) dient. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schutzschicht (
6 ) und die Maske durch chemisch-mechanisches Polieren planarisiert werden. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die metallhaltige Schicht (
4 ) zu Elektroden von integrierten Kondensatoren strukturiert wird. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Isolationsschicht (
8 ) auf der strukturierten metallhaltigen Schicht (4 ) gebildet wird, wobei die Isolationsschicht (8 ) ein dielektrisches oder ein ferroelektrisches Material umfaßt.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10118422A DE10118422B4 (de) | 2001-04-12 | 2001-04-12 | Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer |
US10/122,936 US6593228B2 (en) | 2001-04-12 | 2002-04-12 | Method of fabricating a patterned metal-containing layer on a semiconductor wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10118422A DE10118422B4 (de) | 2001-04-12 | 2001-04-12 | Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10118422A1 DE10118422A1 (de) | 2002-10-24 |
DE10118422B4 true DE10118422B4 (de) | 2007-07-12 |
Family
ID=7681456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10118422A Expired - Fee Related DE10118422B4 (de) | 2001-04-12 | 2001-04-12 | Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer |
Country Status (2)
Country | Link |
---|---|
US (1) | US6593228B2 (de) |
DE (1) | DE10118422B4 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7041511B2 (en) * | 2004-08-20 | 2006-05-09 | Sharp Laboratories Of America, Inc. | Pt/PGO etching process for FeRAM applications |
US7579258B2 (en) * | 2006-01-25 | 2009-08-25 | Freescale Semiconductor, Inc. | Semiconductor interconnect having adjacent reservoir for bonding and method for formation |
DE102010045602A1 (de) | 2010-09-16 | 2012-03-22 | Jungheinrich Aktiengesellschaft | Vorrichtung zur Messung der Radaufstandskraft am gelenkten Hinterrad eines Flurförderzeugs, insbesondere eines Gegengewichtsstaplers |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
US5858870A (en) * | 1996-12-16 | 1999-01-12 | Chartered Semiconductor Manufacturing, Ltd. | Methods for gap fill and planarization of intermetal dielectrics |
WO2000077841A1 (de) * | 1999-06-10 | 2000-12-21 | Infineon Technologies Ag | Verfahren zur herstellung eines halbleiterspeicherbauelements |
DE10109328A1 (de) * | 2001-02-27 | 2002-09-12 | Infineon Technologies Ag | Verfahren zur Entfernung einer Maskenschicht von einem Halbleitersubstrat |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2611615B2 (ja) * | 1992-12-15 | 1997-05-21 | 日本電気株式会社 | 半導体装置の製造方法 |
DE19733391C2 (de) | 1997-08-01 | 2001-08-16 | Siemens Ag | Strukturierungsverfahren |
US6143638A (en) * | 1997-12-31 | 2000-11-07 | Intel Corporation | Passivation structure and its method of fabrication |
US6291891B1 (en) * | 1998-01-13 | 2001-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
US6355979B2 (en) * | 1999-05-25 | 2002-03-12 | Stmicroelectronics, Inc. | Hard mask for copper plasma etch |
US6207554B1 (en) * | 1999-07-12 | 2001-03-27 | Chartered Semiconductor Manufacturing Ltd. | Gap filling process in integrated circuits using low dielectric constant materials |
US6376379B1 (en) * | 2000-02-01 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Method of hard mask patterning |
-
2001
- 2001-04-12 DE DE10118422A patent/DE10118422B4/de not_active Expired - Fee Related
-
2002
- 2002-04-12 US US10/122,936 patent/US6593228B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
US5858870A (en) * | 1996-12-16 | 1999-01-12 | Chartered Semiconductor Manufacturing, Ltd. | Methods for gap fill and planarization of intermetal dielectrics |
WO2000077841A1 (de) * | 1999-06-10 | 2000-12-21 | Infineon Technologies Ag | Verfahren zur herstellung eines halbleiterspeicherbauelements |
DE10109328A1 (de) * | 2001-02-27 | 2002-09-12 | Infineon Technologies Ag | Verfahren zur Entfernung einer Maskenschicht von einem Halbleitersubstrat |
Also Published As
Publication number | Publication date |
---|---|
DE10118422A1 (de) | 2002-10-24 |
US6593228B2 (en) | 2003-07-15 |
US20020160596A1 (en) | 2002-10-31 |
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|
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
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