DE69626562T2 - Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist - Google Patents

Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist Download PDF

Info

Publication number
DE69626562T2
DE69626562T2 DE69626562T DE69626562T DE69626562T2 DE 69626562 T2 DE69626562 T2 DE 69626562T2 DE 69626562 T DE69626562 T DE 69626562T DE 69626562 T DE69626562 T DE 69626562T DE 69626562 T2 DE69626562 T2 DE 69626562T2
Authority
DE
Germany
Prior art keywords
silicon
reactive ion
tungsten
layer
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69626562T
Other languages
English (en)
Other versions
DE69626562D1 (de
Inventor
Elke Eckstein
Birgit Hoffman
Edward W. Kiewra
Waldemar Walter Kocon
Mark Jay Weiss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
International Business Machines Corp
Original Assignee
Infineon Technologies AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, International Business Machines Corp filed Critical Infineon Technologies AG
Application granted granted Critical
Publication of DE69626562D1 publication Critical patent/DE69626562D1/de
Publication of DE69626562T2 publication Critical patent/DE69626562T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/963—Removing process residues from vertical substrate surfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Silicon Compounds (AREA)
  • ing And Chemical Polishing (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die Erfindung betrifft allgemein die Herstellung von Halbleitervorrichtungen und insbesondere ein isotropes Ätzverfahren zur Entfernung von Hartmaskenoxid und einen temporären (Opfer-) Siliziumdorn, die verwendet werden zur Herstellung von Wolframstiften in hochdichten Halbleitervorrichtungen, wie 64-Megabyte-Dynamic Random Access Memory- (DRAM-) Chips.
  • Beschreibung des verwandten Fachgebiets
  • Die Verwendung von schrankenloser Diffusion und schrankenlosen Gate-Kontaktstrukturen ist ein wirkungsvoller Ansatz zur Erhöhung der Integrationsdichte von Schaltkreisen. Zum Beispiel darf ein vollständig schrankenloser Diffusionskontakt die Gate-Leiterbahn und die Isolationsbereiche der Vorrichtung in einem Dynamic Random Access Memory- (DRAM-) Array überlappen. Die resultierende DRAM-Zellfläche kann um etwa 40% reduziert werden verglichen mit einem vollständig angeschlossenen Diffusionskontakt, wie er zum Beispiel von D. Kenney et al., "A Buried-Plate Trench Cell for a 64-MB DRAM", 1992, Symposium on VLSI Technology, Seattle, WA, beschrieben ist. Zudem darf ein schrankenloser Gate-Leiterbahnkontakt auch die Isolationsbereiche überlappen.
  • Das herkömmliche Herstellungsverfahren erfordert eine temporäre (Opfer-) Dornstruktur für die Herstellung von Kontaktleitungen. Der Dorn kann beispielsweise eine Polysiliziumstruktur sein, die bis auf Höhe der Gate-Nichtleiterkappe durch chemisch-mechanisches Polieren (CMP) eingeebnet wird, plus eine sich weiter ausdehnende Polysiliziumschicht, die als Ätzstopp für das Maskenoxid dient.
  • Über dieser Schicht wird eine Hartmasken-Oxidschicht hergestellt. Die Polysiliziumschichten werden unter Verwendung der Oxid-Hartmaske und einer fluorfreien Ätzchemie anisotrop geätzt, wobei eine hohe Selektivität (> 50 : 1) der Ätzrate von Polysilizium gegenüber Ätzrate der Gate-Nichtleiterkappe erhalten wird. Dabei werden Leitungen mit hohem Seitenverhältnis im Dorn gebildet. Diese Leitungen werden dann mit Wolfram (W) gefüllt, das mittels chemischer Dampfabscheidung (chemical vapor deposition, CVD) erhalten wird und bis zur Hartmasken-Oxidschicht abpoliert wird, sodass Kontakt-zu-Diffusion- (CD-) und Kontakt-zu-Gate- (CG-) Stifte hergestellt werden.
  • Hat man die CD- und CG-Stifte hergestellt, müssen das Hartmaskenoxid und die temporäre Polysilizium-Dornschicht entfernt und durch einen Isolator ersetzt werden. Frühere Bemühungen verwendeten Fluorverfahren, woraus sich mindestens zwei Probleme ergeben. Erstens sind Fluorverfahren zwar wirksam bei der Entfernung von Polysilizium, ätzen aber auch Wolfram sehr leicht. Zweitens "verstopft" die stark polymerisierende Fluorchemie die Reaktivionen-Ätzkammer (reactive ion etch (RIE) chamber) derart, dass in kurzen Abständen gereinigt werden muss.
  • Angesichts dieser Nachteile des Fluorätzverfahrens verwendet man Cl2-HBr- (Chlor-Bromwasserstoff-) Verfahren zum Ätzen von Polysilizium. Diese haben jedoch ihre eigenen Nachteile. Erstens sind die Cl2-HBr-Verfahren nicht isotrop und hinterlassen deshalb restliches Polysilizium auf den Seitenwänden der Gate-Stapel und verursachen hohe Kriechverluste von Stift zu Stift. Zweitens verringert Cl2 zudem die Höhe der Wolframstifte, was zu Leerlaufkreisläufen führen kann.
  • Zum selektiven Ätzen von Silizium und Polysilizium gegenüber einem Photoresist hat man zudem anisotrope Verfahren eingesetzt, wobei HBr als einziges Ätzmittel verwendet wird. Diese Verfahren sind jedoch nicht sehr selektiv gegenüber Wolfram. Weil sie anisotrop sind, entfernen auch sie nicht die restlichen Polysiliziumablagerungen an der Basis der Wolframstifte.
  • Daher besteht ein Bedarf an einem Verfahren zum isotropen Ätzen von an der Seitenwand verbleibendem Silizium, ohne dass zu viel von den Wolframstiften oder der Gate-Nichtleiterkappe entfernt wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Aufgabe der Erfindung ist daher das Bereitstellen eines Verfahrens zur Entfernung der temporären Hartmaske und des Siliziumdorns, die zur Herstellung der Wolfram-Kontakt-zu-Diffusion- (CD-) und Kontakt-zu-Gate- (CG-) Stifte bei der Herstellung hochdichter Halbleitervorrichtungen verwendet werden, wobei ein oder mehr Probleme des verwandten Stands der Technik gelöst werden.
  • Eine Aufgabe der Erfindung ist zudem die Reduktion von Verlust am Wolframstift, sodass die Dicke der Dornverlängerung und die Erweiterung der Kontakt-zu-Gate-(CG-) Löcher beim GC-Ätzen verringert werden können. Die Erweiterung der CG-Löcher zu reduzieren ist wünschenswert, weil die dies zu einem Anstieg von CD-nach-CG-Kurzschlüssen führt.
  • Es wird erfindungsgemäß ein isotropes Reaktivionen-Siliziumätzverfahren bereitgestellt, umfassend die Schritte:
    • i) Bereitstellen einer Waferstruktur mit einer Haupt- und einer Rückseite, wobei die Waferstruktur auf der Hauptseite versehen ist mit Wolframstiften, einer Silizium-Dornschicht, welche die Waferstruktur-Hauptseite dazwischen und in Kontakt mit den Wolframstiften abdeckt, und einer Siliziumoxid-Hartmaskenschicht dazwischen und in Kontakt mit den Wolframstiften auf der Dornschicht;
    • ii) Ablösen der Siliziumoxid-Hartmaskenschicht mit dem Plasma eines CF4/CHF3/Ar-Gasgemisches, worin das Verhältnis von CF9 zu CHF3 3 zu 1 ist, unter Heliumkühlen der Rückseite der Waferstruktur auf eine Weise, dass ein Polymerschutzfilm auf den freiliegenden Wolframstiften gebildet wird;
    • iii) Ablösen der Dornschicht mit einem Plasma aus HBr ohne ein derartiges Kühlen der Waferstruktur auf eine Weise, dass ein hochselektives Ätzen der Dornschicht im Vergleich zu den Wolframstiften erfolgt.
  • Das obige Entfernungsverfahren erfolgt nach der Herstellung der Gate-Stapel und der Wolframstifte und erfor dert das selektive Ätzen von Silizium gegenüber der Gate-Nichtleiterkappe und Wolfram. Die Gate-Nichtleiterkappe kann aus Siliziumnitrid oder Siliziumdioxid bestehen. Als Silizium kann undotiertes Polysilizium, dotiertes Polysilizium oder Siliziumeinkristall dienen. Das offenbarte isotrope Verfahren verwendet Bromwasserstoff (HBr) als einzigen Reaktanten zum selektiven Ätzen von Silizium gegenüber Wolfram und der Gate-Nichtleiterkappe.
  • Restliche Siliziumablagerungen werden durch Erhöhen der Substrattemperatur entfernt, indem man die übliche Helium-(He-)kühlung auf der Rückseite der Wafer beim HBr-Ätzen beendet. Man kann auch isotropes Ätzen mit NF3 und SF6 zur Beseitigung restlicher Siliziumablagerungen einsetzen, aber aufgrund der Fluorchemie kommt es zu einem Verlust in der Höhe der Wolframstifte.
  • KURZE, BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorstehenden und weitere Aufgaben, Aspekte und Vorteile lassen sich besser verstehen mithilfe der folgenden eingehenden Beschreibung einer bevorzugten Ausführungsform der Erfindung anhand der Zeichnungen. Es zeigt:
  • l einen Querschnitt der Gate-Stapel und der Kontakt-zu-Diffusion- (CD-) Stifte aus Wolfram vor dem Ätzen der Dornschicht;
  • 2 einen Querschnitt der Gate-Stapel und der CD-Stifte von 1 nach Entfernen des Hartmasken-Oxids; 3 einen Querschnitt der Gate-Stapel und der CD-Stifte von 2 nach dem Ätzen des Hartmasken-Polysiliziums;
  • 4 einen Querschnitt der Gate-Stapel und der CD-Stifte von 3 nach Reinigungsätzen mit NF3/SF6;
  • 5 ein Fließdiagramm der erfindungsgemäßen Schritte; und
  • 6 einen Querschnitt der Gate-Stapel und der CD-Stifte nach erfindungsgemäßem Ablösen von Polysilizium mittels HBr-Chemie und Abschalten der He-Kühlung der Rückseite.
  • EINGEHENDE BESCHREIBUNG EINER BEVORZUGTEN. AUSFÜHRUNGSFORM DER ERFINDUNG
  • Siehe die Zeichnungen und insbesondere die 1 bis 4: 1 zeigt einen Querschnitt durch eine Halbleitervorrichtung, die insgesamt mit der Bezugszahl 10 bezeichnet ist. Sie hat Gate-Stapel und Kontakt-zu-Diffusion- (CD-) Stifte, die vor einem Siliziumätzverfahren von einem Hartmaskenoxid und einer temporären Siliziumdornschicht umgeben sind.
  • Das erfindungsgemäße Siliziumätzverfahren wird anhand der Entfernung der "Polysilizium"-Schichten 13 und 15 beschrieben. Man kann jedoch annehmen, dass die Schichten 13 und 15 nicht nur aus undotiertem Polysilizium, sondern auch aus dotiertem Polysilizium oder Siliziumeinkristall bestehen. Ungeachtet der in den Schichten 13 und 15 verwendeten Siliziumart bleiben die im folgenden erläuterten Verfahrensparameter ungefähr gleich.
  • Nachstehend wird die Struktur von 1 beschrieben. Die Halbleitervorrichtung 10 umfasst ein Substrat 14, auf dem Gateleiterbahnen 11 gebildet sind. Die Gateleiterbahnen 11 sind von einer Gate-Nichtleiterkappe 16 aus Siliziumnitrid oder Siliziumdioxid bedeckt. Über dieser Struktur befindet sich eine Dorn-Polysiliziumschicht 13, die mittels chemisch-mechanischem Polieren (CMP) bis auf die Höhe der Gate-Nichtleiterkappe eingeebnet wurde. Diese Dorn-Polysiliziumschicht setzt sich dann als Polysiliziumschicht 15 fort. Über der fortgesetzten Schicht 15 befindet sich eine Hartmasken-Oxidschicht 18, die Öffnungen festlegt, die in den Polysiliziumschichten 13 und 15 gebildet werden sollen.
  • Die Polysiliziumschichten werden unter Verwendung der Maske und einer fluorfreien Ätzchemie geätzt, wobei Leitungen mit hohem Seitenverhältnis in der Polysilizium-Dornschicht gebildet werden. Diese Leitungen werden mittels Wolfram- (W-) CVD-Abscheidung gefüllt und anschließend einer Wolfram-CMP unterworfen. So werden die CD-Stifte 12 gebildet. Die Hartmasken-Oxidschicht 18 und die temporäre Polysiliziumfüllung, welche die Dornschicht 13 und die fortgesetzte, Schicht 15 umfasst, sind notwendig, damit die schrankenlosen Kontakte selektiv gegenüber der Gate-Oxidkappe geätzt werden. Haben sie diesen Zweck erfüllt, müssen das Hartmaskenoxid und die Polysiliziumfüllung durch einen Isolator ersetzt werden.
  • Der Zweck des anschließenden Dornablöseverfahrens ist die Beseitigung sämtlichen Maskenoxids und sämtlicher Polysiliziumfüllung um die Stifte und zwischen den Gate-Stapeln. Dabei wird der Angriff auf die Wolframstifte und die Gate-Nichtleiterkappe minimiert. Zunächst wird mittels Reaktivionen-Ätzen (reactive ion etch, RIE) die Hartmasken-Oxidschicht 18 abgelöst, siehe 2. So wird das Maskenoxid unter minimalem Angriff der Wolframstifte 12 entfernt. Eine Polymerschicht oder ein Polymerfilm 17, die/der hauptsächlich aus Kohlenstoff und Fluor besteht, wird beim Maskenoxid-RIE gebildet. Mit diesem Polymerfilm lässt sich das Wolfram vor dem Ätzen schützen, sodass die Stifthöhe beim Maskenoxid-RIE erhalten bleibt. Die Polymerabscheidung beim Maskenoxid-RIE ist nötig, weil das Wolfram ansonsten durch Fluor angegriffen würde.
  • Für das Verfahren zum Ablösen von Dorn-Polysilizium ist isotropes Ätzen erforderlich, weil die Polymerkappen 17 am oberen Ende der Stifte 12 bei Verwendung von anisotropem Ätzen das Polysilizium verdecken würden.
  • 3 zeigt ein herkömmliches Verfahren zum Ablösen der Dorn-Polysiliziumschichten 13 und 15 mittels HBr-Chemie. Bei Verwendung dieses Verfahren bleiben aber nach dem Ätzschritt restliche Ablagerungen 19 aus Dorn-Polysilizium an der Basis der CD-Stifte 12 und den Gate-Isolatoren 16 haften. Diese restlichen Ablagerungen 19 bewirken Kriechverluste von Stift zu Stift und müssen daher entfernt werden.
  • Bisher entfernt man die Dorn-Polysiliziumablagerungen 19 mittels isotropem NF3/SF6-RIE. Bei diesem Säuberungsschritt kommt es zu Verlusten in der CD-Stifthöhe, weil Fluor das Wolfram angreift, siehe 4. Dies darf nicht passieren, weil die nächste Metahlschicht beim Herstel lungsverfahren den Stift berühren muss. Sind die Stifte zu kurz, resultiert ein Leerlaufstromkreis.
  • 5 zeigt ein Fließschema für das erfindungsgemäße Verfahren. Es löst das oben genannte Problem beim Entfernen der restlichen Polysiliziumablagerungen 19 unter minimaler Verringerung der Höhe des CD-Stifts.
  • Siehe 5: Zunächst wird ein Wafer, beispielsweise die Halbleitervorrichtung 10 in 1, für das Ätzen hergestellt und in Schritt 20 bereitgestellt. In Schritt 20 wird das Hartmaskenoxid 18 mittels Oxidätzen bei etwa 32,01 Pa (240 mTorr) Druck, 1200 Watt Leistung und mit einem Elektrodenspalt von 1,015 cm geätzt. Das Hartmaskenoxid kann Siliziumoxid (SiOx) sein, das auf vielfältige Weise abgeschieden werden kann, zum Beispiel mittels "Cracken" von Tetraethylorthosilikat (TEOS), Sputtern aus einem SiOx-Target oder Verdampfen von SiOx. Es lassen sich zum Herstellen des Maskenoxids auch andere chemische Dampfabscheidungen mit anderen Vorstufen als TEOS einsetzen, wie SiH4 und N2O.
  • Das Maskenoxid-Ätzen verwendet eine geeignete Kombination aus Ar bei 200 scm3min (Standard-Kubikzentimeter pro Minute), CF4 bei 60 scm3min und CHF3 bei 20 scm3min. Bei diesem Schritt wird der Helium- (He-) Klemmdruck bei 1–6 kPa (12 Torr) gehalten. Das Oxidätzen wird anhand eines üblichen Endpunktnachweises gestoppt, der die Intensität einer gewünschten Wellenlänge mit einem Spektralphotometer misst.
  • In Schritt 30 kann der Wafer dann überätzt werden, sodass vollständiges Entfernen des Hartmaskenoxids gewährleistet ist. Bei diesem Schritt wird der Wafer den gleichen Bedingungen ausgesetzt, wie im vorhergehenden Schritt 20. Seine Dauer beträgt etwa 28% des anfänglichen Maskenoxidätzens in Schritt 20. Die drei nächsten Schritte 40, 50 und 60 zeigen das erfindungsgemäße Polysilizium-Ätzverfahren. Bei allen drei Schritten wird der Helium-Klemmdruck auf Null (0) Pa (Torr) eingestellt. Durch Beseitigung der Kühlung der Rückseite erreichen die Wafertemperaturen bei den Schritten 40–60 etwa 260°C. Bei allen drei Schritten wird das Polysilizium mittels HBr-Plasma bei etwa 300 scm3min abgelöst. Die Leistung bleibt konstant bei etwa 575 Watt.
  • In Schritt 40 wird die fortgesetzte Polysiliziumschicht 15 geätzt. Der Wafer wird einem Druck von 86,7 Pa (650 mTorr) ausgesetzt. Der Elektrodenspalt wird von 1,015 cm beim vorhergehenden Schritt auf 1,3 cm erweitert. Dieser Ätzschritt dauert etwa 20 Sekunden.
  • Im folgenden Polysilizium-Ätzschritt 50 wird der Druck auf 46,6 Pa (350 mTorr) gesenkt. Der Elektrodenspalt wird auf 0,8 cm verkleinert. Dieser Ätzschritt dauert etwa 20 Sekunden. Er dient dazu, jegliche Grenzschicht zwischen der Dorn-Polysiliziumschicht 13 und der fortgesetzten Polysiliziumschicht 15 zu "durchbrechen".
  • Im abschließenden Polysilizium-Ätzschritt 60 wird die Dorn-Polysiliziumschicht 13 geätzt. Für diesen Schritt erreicht der Druck erneut 86,7 Pa (650 Torr), und der Elektrodenspalt wird wieder auf 1,3 cm erweitert. Dieser längste Polysilizium-Ätzschritt dauert etwa 125 Sekunden. b ist eine Querschnittsansicht der erhaltenen Gate-Stapel und CD-Stifte nach Beendigung von Schritt 60.
  • Das erfindungsgemäße Verfahren entfernt wirkungsvoll Polysiliziumablagerungen sogar dann, wenn die oben beschriebenen Zielwerte für die Verfahrensparameter (z. B. Leistung, Druck, Gasströmungsrate, Zeit und Elektrodenabstand) um etwa ± 20% schwanken.
  • Weil kein Cl2 eingesetzt wird und die Rückseitenkühlung in den Schritten 40–60 gestoppt wird (Helium-Klemmdruck bei Null (0) Pa (Torr)), erhöht sich die Selektivität des Ätzens von Polysilizium gegenüber Wolfram von 6 : 1 auf 15 : 1. Zudem werden Polysiliziumablagerungen von den Seitenwänden entfernt, wobei die hohe Selektivität für Polysilizium gegenüber Wolframstiften und Gate-Nichtleiterkappe erhalten bleibt.
  • Die Oxid-Ätzschritte (20 und 30) und die Silizium-Ätzschritte (40–60) können in derselben oder in verschiedenen Kammern erfolgen. Man kann also Oxidätzen durchführen, den Elektrodenabstand ändern und dann die Silizium- Ätzschritte in der gleichen Kammer durchführen oder zur Durchführung dieser Arbeiten zwei verschiedene Kammern einsetzen.
  • Die Verwendung getrennter Kammern hat jedoch Vortei-le. Erstens wird das in den Schritten 20 und 30 verwendete Fluor (F) von der in den Schritten 40–60 eingesetzten HBr-Chemie getrennt. Zudem liefert das Silizium-Ätzverfahren (das selektive Ätzen von Silizium gegenüber Wolfram und dem Nichtleiter) bei Verwendung getrennter Kammern bessere Ergebnisse.

Claims (9)

  1. Isotropes Reaktivionen-Siliziumätzverfahren, umfassend die Schritte: i) Bereitstellen einer Waferstruktur (14, 11, 16) mit einer Haupt- und einer Rückseite, wobei die Waferstruktur auf der Hauptseite versehen ist mit Wolframstiften (12), einer Silizium-Dornschicht (13, 15), welche die Waferstruktur-Hauptseite dazwischen und in Kontakt mit den Wolframstiften abdeckt und einer Siliziumoxid-Hartmaskenschicht (18) dazwischen und in Kontakt mit den Wolframstiften auf der Dornschicht; ii) Ablösen der Siliziumoxid-Hartmaskenschicht mit dem Plasma eines CF4/CHF3/Ar-Gasgemisches, worin das Verhältnis von CF9 zu CHF3 3 zu 1 ist, unter Heliumkühlen der Rückseite der Waferstruktur auf eine Weise, dass ein Polymerschutzfilm (17) auf den freiliegenden Wolframstiften gebildet wird; iii) Ablösen der Dornschicht mit einem Plasma aus HBr ohne ein derartiges Kühlen der Waferstruktur auf eine Weise, dass ein hochselektives Ätzen der Dornschicht im Vergleich zu den realisierten Wolframstiften erfolgt.
  2. Isotropes Reaktivionen-Siliz umätzverfahren nach An-spruch 1, wobei das Silizium ausgewählt ist aus der Gruppe: undotiertes Polysilizium, dotiertes Polysilizium und Siliziumeinkristall.
  3. Isotropes Reaktivionen-Siliziumätzverfahren nach An-spruch 1 oder 2, wobei Schritt iii) des Ablösens der Dornschicht ein hochselektives Ätzen der Dornschicht ergibt verglichen zu dem von Siliziumdioxid oder Siliziumnitrid.
  4. Isotropes Reaktivionen-Siliziumätzverfahren nach irgendeinem der Ansprüche 1 bis 3, wobei die Silizium oxid-Hartmaskenschicht hergestellt wird durch Zersetzen von Tetraethylorthosilikat, Sputtern aus einem Siliziumoxid-Target, und Verdampfen von Siliziumoxid.
  5. Isotropes Reaktivionen-Siliziumätzverfahren nach irgendeinem der Ansprüche 1 bis 3, wobei die Siliziumoxid-Hartmaskenschicht hergestellt wird durch chemische Dampfabscheidung von SiH4 und N2O.
  6. Isotropes Reaktivionen-Siliziumätzverfahren nach irgendeinem der Ansprüche 1 bis 5, wobei Schritt ii) des Ablösens der Siliziumoxid-Hartmaskenschicht erfolgt mit einer Kombination aus Argon-Strom von 200 sccm, CF4-Strom von 60 sccm und CHF3-Strom von 20 sccm, unter einem Gasgemischdruck von 32 Pa (240 mTorr), bei 1200 Watt Leistung und mit einem Elektrodenabstand von 1,015 cm.
  7. Isotropes Reaktivionen-Siliziumätzverfahren nach irgendeinem der Ansprüche 1 bis 6, wobei der Schritt iii) des Ablösens der Dornschicht erfolgt mit einem HBr-Strom von 300 sccm.
  8. Isotropes Reaktivionen-Siliziumätzverfahren nach irgendeinem der Ansprüche 1 bis 7, wobei der Schritt iii) des Ablösens der Dornschicht erfolgt durch 20 sekündiges Anwenden einer Kombination aus 86,7 Pa (650 mTorr) Druck, 575 Watt Leistung und 1,3 cm Elektrodenabstand, dann 20 sekündiges Anwenden einer Kombination aus 46,7 Pa (350 mTorr) Druck, 575 Watt Leistung und 0, 8 cm Elektrodenabstand und dann 125 sekündiges Anwenden einer Kombination aus 86,7 Pa (650 mTorr) Druck, 575 Watt Leistung und 1,3 cm Elektrodenabstand.
  9. Isotropes Reaktivionen-Siliziumätzverfahren nach irgendeinem der Ansprüche 1 bis 8, wobei der Schritt ii) des Ablösens der Siliziumoxid-Hartmaskenschicht erfolgt bei Heliumkühlung unter 1600 Pa (12 Torr) Druck, mit einer Endpunkterfassung und für eine Ätzdauer bis zur Erfassung des Endpunkts und für eine zusätzliche Überätzdauer von 28% der Ätzdauer.
DE69626562T 1995-04-27 1996-04-11 Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist Expired - Fee Related DE69626562T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/430,011 US5670018A (en) 1995-04-27 1995-04-27 Isotropic silicon etch process that is highly selective to tungsten
US430011 1995-04-27

Publications (2)

Publication Number Publication Date
DE69626562D1 DE69626562D1 (de) 2003-04-17
DE69626562T2 true DE69626562T2 (de) 2004-02-19

Family

ID=23705701

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69626562T Expired - Fee Related DE69626562T2 (de) 1995-04-27 1996-04-11 Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist

Country Status (7)

Country Link
US (1) US5670018A (de)
EP (1) EP0740334B1 (de)
JP (1) JPH09104991A (de)
KR (1) KR100432984B1 (de)
AT (1) ATE234508T1 (de)
DE (1) DE69626562T2 (de)
TW (1) TW299469B (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3612158B2 (ja) * 1996-11-18 2005-01-19 スピードファム株式会社 プラズマエッチング方法及びその装置
US6001688A (en) * 1997-12-08 1999-12-14 Advanced Micro Devices, Inc. Method of eliminating poly stringer in a memory device
KR100451496B1 (ko) * 1998-12-26 2004-12-08 주식회사 하이닉스반도체 반도체소자의금속막식각방법
US6230402B1 (en) * 1999-02-17 2001-05-15 Scitex Digital Printing, Inc. Electrical contact termination for a flexible circuit
US6362033B1 (en) * 1999-12-14 2002-03-26 Infineon Technologies Ag Self-aligned LDD formation with one-step implantation for transistor formation
US6383931B1 (en) * 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
US6514378B1 (en) 2000-03-31 2003-02-04 Lam Research Corporation Method for improving uniformity and reducing etch rate variation of etching polysilicon
US6576507B1 (en) 2000-11-14 2003-06-10 International Business Machines Corporation Selectively removable filler layer for BiCMOS process
DE10114778A1 (de) 2001-03-26 2002-10-17 Infineon Technologies Ag Verfahren zur Herstellung eines MOSFETs mit sehr kleiner Kanallänge
US6551942B2 (en) 2001-06-15 2003-04-22 International Business Machines Corporation Methods for etching tungsten stack structures
US7252738B2 (en) * 2002-09-20 2007-08-07 Lam Research Corporation Apparatus for reducing polymer deposition on a substrate and substrate support
KR100945226B1 (ko) * 2002-12-30 2010-03-03 주식회사 하이닉스반도체 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법
US7402207B1 (en) 2004-05-05 2008-07-22 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a selective epitaxial growth layer
US7456062B1 (en) 2004-10-20 2008-11-25 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US7241700B1 (en) 2004-10-20 2007-07-10 Advanced Micro Devices, Inc. Methods for post offset spacer clean for improved selective epitaxy silicon growth
US7402485B1 (en) 2004-10-20 2008-07-22 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof
US7553732B1 (en) 2005-06-13 2009-06-30 Advanced Micro Devices, Inc. Integration scheme for constrained SEG growth on poly during raised S/D processing
US7572705B1 (en) 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
JP2008306067A (ja) * 2007-06-08 2008-12-18 Elpida Memory Inc コンタクトプラグの形成方法および半導体装置の製造方法
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
JP6820730B2 (ja) * 2016-12-02 2021-01-27 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0030798B1 (de) * 1979-12-17 1983-12-28 Hughes Aircraft Company Verfahren zum Niederschlagen von Oxydschichten durch photochemischen Dampfniederschlag bei niedrigen Temperaturen
US5007982A (en) * 1988-07-11 1991-04-16 North American Philips Corporation Reactive ion etching of silicon with hydrogen bromide
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
EP0507881A1 (de) * 1990-01-04 1992-10-14 International Business Machines Corporation Halbleiter-verbindungsstruktur mit einer polyimid-isolierschicht
US5094712A (en) * 1990-10-09 1992-03-10 Micron Technology, Inc. One chamber in-situ etch process for oxide and conductive material
JPH05166761A (ja) * 1991-12-16 1993-07-02 Fujitsu Ltd 半導体装置の製造方法
US5242538A (en) * 1992-01-29 1993-09-07 Applied Materials, Inc. Reactive ion etch process including hydrogen radicals

Also Published As

Publication number Publication date
EP0740334B1 (de) 2003-03-12
DE69626562D1 (de) 2003-04-17
TW299469B (de) 1997-03-01
JPH09104991A (ja) 1997-04-22
EP0740334A2 (de) 1996-10-30
KR960039182A (ko) 1996-11-21
ATE234508T1 (de) 2003-03-15
EP0740334A3 (de) 1997-05-28
US5670018A (en) 1997-09-23
KR100432984B1 (ko) 2004-07-31

Similar Documents

Publication Publication Date Title
DE69626562T2 (de) Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist
DE10030308B4 (de) Verfahren zur Herstellung eines Kontaktstifts und eines Halbleiterbauelementes
DE69835032T2 (de) Verbesserte methode eine oxidschicht zu ätzen
DE10230088B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE69033615T2 (de) Ätzen von Kontaktlöchern in einer dielektrischen Doppelschicht mit einer einzigen Ätzkammer
DE112008003598B4 (de) Verfahren zum Ätzen einer Öffnung mit hohem Längen-/Breitenverhältnis
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
US6461976B1 (en) Anisotropic etch method
DE60038423T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
US5169487A (en) Anisotropic etch method
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
DE4142469B4 (de) Verfahren zur Erzeugung und zur Entfernung von temporären Siliziumdioxid-Strukturen
DE69838202T2 (de) Endpunktfühlung und Apparat
WO2003038875A2 (de) Photolithographisches strukturierungsverfahren mit einer durch ein plasmaverfahren abgeschiedenen kohlenstoff-hartmaskenschicht mit diamantartiger härte
DE3216823A1 (de) Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen
DE69218069T2 (de) Verfahren zur Herstellung eines planarisierten Halbleiterbauelementes
DE19860780A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE69802607T2 (de) Verfahren zum Füllen von nicht tiefen Graben
DE69819023T2 (de) Methode, eine leitende schicht zu ätzen
DE102004030172A1 (de) Verfahren zum Herstellen von Flash-Speicherbauelementen
DE3789680T2 (de) Verfahren zur Herstellung von Halbleiterbauelementen.
US6889697B2 (en) Post etching treatment process for high density oxide etcher
US5271799A (en) Anisotropic etch method
DE69416808T2 (de) Verfahren zur Herstellung einer mehrschichtigen Halbleitervorrichtung
DE10162905A1 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee