DE3789680T2 - Verfahren zur Herstellung von Halbleiterbauelementen. - Google Patents

Verfahren zur Herstellung von Halbleiterbauelementen.

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Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung und insbesondere ein Verfahren zur Herstellung einer Halbleitereinrichtung auf einem isolierenden Substrat, die eine Mehrfachschicht-Zwischenverbindungsstruktur aufweist.
  • Eine SOS (Silizium-auf-Saphir)-Struktur ist in herkömmlicher Weise als eine Halbleiterstruktur bekannt die ein isolierendes Material als ein Substrat aufweist. Die SOS-Struktur wird hergestellt, indem eine Einkristall-Siliziumschicht 42 als eine halbleitende Schicht auf einem Einkristall-Saphirsubstrat 41 epitaktisch aufgewachsen lassen wird und indem Halbleiterelemente auf der Siliziumschicht gebildet werden.
  • Bei der Herstellung der vorher erwähnten SOS-Struktur werden bei dem Prozeß einer Bildung von Halbleiterelementen mehrere Trockenschritte durchgeführt. Der Trockenprozeß umfaßt beispielsweise einen Trocken-Ätzschritt unter Verwendung eines Plasma-, eines Plasma-CVD (chemische Aufdampfung)-Schrittes usw.
  • Der Trockenprozeß umfaßt im Gegensatz zu einem Naßprozeß unter Verwendung von verschiedenen Arten von Säure- oder Alkalilösungen die Ablagerung und Bildung eines Dünnfilms durch Verwendung von dissoziiertem und ionisiertem gasförmigem Plasma, das sich als Folge einer zwischen entgegengesetzten Elektroden auftretenden Entladung ergibt. Ein derartiger Trockenprozeß enthält einen Ionen-Ätzschritt, umfassend eine Ionisation eines inaktiven Gases und eine Beschleunigung der ionisierten Gasatome unter Verwendung einer hohen Spannung, um zu bewirken, daß diese miteinander kollidieren (das heißt unter Verwendung von physikalischer Energie); einen Plasma-Ätzschritt unter Verwendung einer chemischen Reaktion eines aktiven Gases bei einer Plasmaphase; und einen RIE (reaktiven Ionen-Ätz)-Schritt unter Verwendung einer Kombination von chemischen und physikalischen Reaktionen.
  • Sogar in dem oben erwähnten Plasma-CVD-Schritt wird durch die Verwendung der Reaktion von Gasatomen bei einer Plasmaphase ein dicker Film abgelagert.
  • Als eine unter Verwendung von mehreren Trockenschritten hergestellte Halbleitereinrichtung ist eine Halbleitereinrichtung eines Typs bekannt, die beispielsweise eine Doppelschicht-Zwischenverbindungs-Alumniumstruktur aufweist.
  • Bei der Bildung der vorher erwähnten Doppelschicht-Aluminiumstruktur sollte eine Isolations-Zwischenschicht bei der Bildung einer zuverlässigen Zwischenverbindungsleitung planarisiert werden. Um dies zu erreichen, ist im Stand der Technik ein Zurück-Ätzverfahren bekannt. Genauer ausgedrückt, wird eine Schicht, die während der Bildung einer ersten Zwischenverbindungs-Aluminiumschicht gebildet wird, zurückgeätzt, um eine planarisierte Isolations-Zwischenschicht vorzusehen. Im folgenden wird unter Bezugnahme auf die Fig. 2A bis 2C der Prozeß beschrieben, mit dem die Halbleitereinrichtungen hergestellt werden.
  • Nach der Bildung einer ersten Zwischenverbindungs-Aluminiumschicht 51 wird mittels eines Plasma-CVD-Schritts eine Isolations-Zwischenschicht 52 gebildet und ein Schutzfilm 53 wird auf die Oberfläche der sich ergebenden Struktur (siehe Fig. 2A) mittels Drehbeschichtung aufgebracht. Dann wird unter Verwendung eines RIE-Prozesses ein Zurück-Ätzschritt durchgeführt, derart, daß die gleiche Ätzrate bezüglich des Schutzfilms und des Plasma-CVD-Films (siehe Fig. 2B) verwendet wird. Als nächstes wird ein SiO&sub2;-Film 54 unter Verwendung eines Plasma-CVD-Schrittes gebildet, worauf die Bildung einer zweiten Zwischenverbindungs-Aluminiumschicht 55 (siehe Fig. 2C) folgt.
  • Dadurch wird eine zweite Zwischenverbindungs-Aluminiumschicht 55 über einer planarisierten ersten Zwischenverbindungs-Aluminiumschicht 51 gebildet.
  • Wie oben beschrieben wurde, ist das Zurück-Ätzverfahren für die Planarisierung einer Isolations-Zwischenschicht 52 erforderlich, aber ein Problem ergibt sich darin, daß es wahrscheinlich ist, daß eine Ungleichförmigkeit der gebildeten Filmdicke und außerdem hinsichtlich des Ätzbetrages über der Wafer-Oberfläche auftritt. Als Folge davon kann zwischen den ersten und zweiten Zwischenverbindungs-Aluminiumschichten 51 und 55 an dem dünneren Abschnitt der durch das CVD-Verfahren gebildeten Isolations-Zwischenschicht niemals ein ausreichender Isolationsgrad gewährleistet werden, so daß dadurch eine Verkürzung der Isolations-Zwischenschicht auftreten kann. An dem dickeren Abschnitt der Isolations-Zwischenschicht ist andererseits durch das reaktive Ionenätzen kein geeignetes Kontaktloch für eine ausreichende Verbindung zwischen den ersten und zweiten Zwischenverbindungs-Aluminiumschichten 51 und 55 gebildet.
  • Diese Probleme erzeugen ein Hindernis bei der Massenproduktion von Halbleitereinrichtungen bei einer stabilen Ausbeute und bei einem angewendeten Arbeitsaufwand.
  • Es wird angenommen, daß die oben erwähnte Ungleichförmigkeit aufgrund der Tatsache entsteht, daß die elektrochemische Reaktion des Wafers in der Plasma-Gasatmosphäre sich in Abhängigkeit von dem Zustand des Wafers verändert. An der Stelle, an der die SOS-Struktur beispielsweise dem Plasma-CVD-Schritt ausgesetzt wird, wird eine hochfrequente Spannung an ein Kohlenstoffblatt in einer gasförmigen Atmosphäre angelegt, um dadurch ein gasförmiges Plasma zu erzeugen, so daß ein Plasma-CVD-Film gebildet werden kann. Da bei der SOS-Struktur beispielsweise Saphir für das isolierende Substrat verwendet wird, kann ein Potential auf dem Wafer bei der Anlegung einer hochfrequenten Spannung an das Kohlenstoffblatt niemals gleichmäßig gemacht werden, wodurch somit bewirkt wird, daß vom elektrischen Standpunkt ein instabiler Zustand erzeugt wird. Als Folge davon wird eine unebene Ablagerungsschicht gebildet und außerdem variiert die Ätztiefe während des Ätzschrittes, wie beispielsweise bei dem RIE-Schritt.
  • Entsprechend ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Mehrfachschicht-Zwischenverbindungsstruktur vorzusehen, die durch Verwendung von Trockenschritten gebildet wird, das eine hohe Ausbeute gewährleistet, mit einer verbesserten Steuerbarkeit und Reproduzierbarkeit und somit mit einer erhöhten Zuverlässigkeit.
  • Die obigen Aufgaben werden durch ein Verfahren zur Herstellung von Halbleitereinrichtungen gelöst, die Elemente aufweisen, die auf einem isolierenden Substrat und unter der Oberfläche einer Mehrfachschicht-Zwischenverbindungsstruktur gebildet sind, umfassend die folgenden Schritte:
  • Bilden einer ersten halbleitenden Schicht auf einer Oberfläche des isolierenden Substrats; Bilden der Elemente in der ersten leitenden Schicht; Bilden einer ersten Isolations-Zwischenschicht auf den Elementen; Bilden von ersten Kontaktlöchern in der ersten Isolations-Zwischenschicht; Bilden einer ersten Zwischenverbindungsschicht, um die ersten Kontaktlöcher zu bedecken und zu füllen und vorher, gleichzeitig oder danach Bilden einer zweiten halbleitenden Schicht auf der umgekehrten Oberfläche des isolierenden Substrats; Bilden einer zweiten Isolations-Zwischenschicht auf der ersten Zwischenverbindungsschicht, mittels eines chemischen Plasma-Aufdampfverfahrens und Bilden von zweiten Kontaktlöchern mittels eines reaktiven Ionen-Ätzverfahrens; und Bilden einer zweiten Zwischenverbindungsschicht über der zweiten Isolations-Zwischenschicht, um dadurch eine elektrische Verbindung zwischen den Zwischenverbindungsschichten durch die zweiten Kontaktlöcher zu schaffen.
  • Da die leitende Schicht über die hintere Oberfläche des isolierenden Substrats gebildet ist, wird die gesamte Oberfläche des isolierenden Substrats auf das gleiche Potentialniveau eingestellt, um das Auftreten einer gleichförmigen elektrochemischen Reaktion darauf zu bewirken, so daß eine Schicht in einem gleichförmigen Ätzschritt und mit einer gleichförmigen Dicke gebildet wird. Als Folge davon ist eine hohe Ausbeute gewährleistet, mit einer verbesserten Steuerbarkeit und Reproduzierbarkeit, und somit außerdem mit einer verbesserten Zuverlässigkeit bei der Herstellung derartiger Halbleitereinrichtungen.
  • Diese Erfindung kann aus der folgenden eingehenden Beschreibung unter Bezugnahme auf die bei liegenden Zeichnungen besser verstanden werden. In den Zeichnungen zeigen:
  • Fig. 1 eine Ansicht, die ein isolierendes Substrat zeigt, welches eine leitende Schicht zur Verwendung in einer Halbleitereinrichtung zeigt;
  • Fig. 2A bis 2C Ansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung zeigen, die eine Mehrfachschicht- Zwischenverbindungsstruktur aufweist: wobei
  • Fig. 2A eine Ansicht ist, die die Schritte einer Bildung einer Isolations-Zwischenschicht und einer Dreh-Beschichtung eines Schutzfilms nach einer Bildung einer ersten Zwischenverbindungs- Aluminiumschicht zeigt: wobei
  • Fig. 2B eine Ansicht ist, die den Schritt einer Durchführung eines Zurück-Ätzscnrittes unter Verwendung eines RIE-Prozesses zeigt: und wobei
  • Fig. 2C eine Ansicht ist, die den Schritt einer Bildung einer Zwischenverbindungs-Aluminiumschicht nach der Bildung eines SiO&sub2;-Films zeigt;
  • Fig. 3A bis 3E Ansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung zeigen; wobei
  • Fig. 3A eine Ansicht ist, die den Schritt eines Bildens einer Einkristall- Siliziumschicht auf der umgekehrten Oberfläche des Saphir-Substrats nach der Bildung einer Einkristall- Siliziumschicht auf der Oberfläche eines Saphir-Substrats zeigt; wobei
  • Fig. 3B eine Ansicht ist, die die Schritte einer Bildung eines Feldoxidfilms, eines Gate-Oxidfilms und einer Source und einer Drain und die Bildung einer Isolations-Zwischenschicht und einer ersten Zwischenverbindungs- Aluminiumschicht nach dem selektiven Ätzen der Einkristall-Schicht auf der Oberfläche des Saphir-Substrats zeigen; wobei
  • Fig. 3C eine Ansicht ist, die den Schritt einer Bildung einer Isolations-Zwischenschicht auf einer ersten Zwischenverbindungs- Aluminiumschicht und eine Dreh-Beschichtung eines Schutzfilms zeigt; wobei
  • Fig. 3D eine Ansicht ist, die den Schritt einer Planarisierung der Isolations-Zwischenschicht unter Verwendung eines RIE-Schritts zeigt, und wobei
  • Fig. 3E eine Ansicht ist, die den Schritt einer Bildung eines Isolationsfilms auf der Isolations-Zwischenschicht zeigt; und die Bildung eines Kontaktloches, um eine elektrische Verbindung zwischen den ersten und zweiten Isolations- Zwischenverbindungen zu erreichen;
  • Fig. 4A bis 4C ein Herstellungsverfahren einer Halbleitereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung; wobei
  • Fig. 4A eine Ansicht ist, die den Schritt einer Bildung einer Einkristall-Siliziumschicht auf der Oberfläche eines Saphir-Substrats zeigt; wobei
  • Fig. 4B eine Ansicht ist, die nach der Bildung eines Feldoxidfilms in einer Einkristall-Siliziumschicht mittels Ätz- und Oxidationsschritten den Schritt einer Bildung einer Polysiliziumschicht auf der oberen Oberfläche der sich ergebenden Struktur und auf der rückwärtigen Oberfläche des Saphir-Substrats, einer Atzung der Polysiliziumschicht auf der Oberfläche des Saphir-Substrats unter Verwendung eines RIE-Verfahrens zur Bildung einer Gate-Elektrode und einer Bildung einer Source und Drain zeigt; und wobei
  • Fig. 4C eine Ansicht ist, die eine Isolations-Zwischenschicht zeigt; und
  • Fig. 5A bis 5B ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung, wobei
  • Fig. 5A eine Ansicht ist, die die Schritte einer Bildung einer Einkristall- Siliziumschicht auf der Oberfläche eines Saphir-Substrats eines Vorgangs, bei dem die Einkristall-Siliziumschicht Ätz- und Oxidationsschritten ausgesetzt wird, um dadurch einen Feldoxidfilm, Gate-Elektroden, eine Source, eine Drain, und Isolations-Zwischenschichten nach einer Öffnung eines Kontaktloches in der Isolations-Zwischenschicht unter Verwendung des RIE-Verfahrens zu bilden, und einer Bildung einer Aluminiumschicht auf der Isolations-Zwischenschicht und auf der umgekehrten Oberfläche des Saphir-Substrats zeigt; und wobei
  • Fig. 5B eine Ansicht ist, die den Schritt eines Ätzens der die Isolations-Zwischenschicht bedeckenden Aluminiumschicht unter Verwendung des RIE-Verfahrens zeigt, um eine erste Zwischenverbindungsschicht zu bilden.
  • Die Fig. 3A bis 3E sind Querschnittsansichten die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. Eine Einkristall-Siliziumschicht 2 wird epitaktisch auf der Oberfläche eines Isolations-Substrats 1, beispielsweise eines Saphir-Substrats, gebildet. Dann wird, wie dies in Fig. 3A dargestellt ist, eine Einkristall-Siliziumschicht 3 auf der umgekehrten Oberfläche eines Saphir-Substrats 1 gebildet.
  • Bei der Herstellung eines gewöhnlichen MOS-Transistors wird eine nicht gezeigte Einkristall-Siliziumschicht 2 selektiv geätzt, um zur Elementseparation einen Feldoxidfilm 4, eine Gate-Elektrode 5 (Polysilizium) und eine Source und Drain zu bilden, was von der Bildung einer Isolations-Zwischenschicht 7 und einer ersten Zwischenverbindungs-Aluminiumschicht 8, wie dies in Fig. 3B dargestellt ist, gefolgt wird.
  • Dann wird die Plasma-CVD-SiO&sub2;-Schicht 9 gebildet, um zwischen den ersten und zweiten Zwischenverbindungs-Aluminiumschichten 8 und 13 eine Isolations-Zwischenschicht vorzusehen. Ein Schutzfilm 10 zum "Zurückätzen" wird, wie in Fig. 3C dargestellt, auf den CVD-SiO&sub2;-Film 9 mittels Drehbeschichtung aufgebracht.
  • Als nächstes wird die SiO&sub2;-Schicht 9 durch das in Fig. 3D gezeigte RIE-Verfahren planarisiert, worauf die Bildung der Plasma-CVD-SiO&sub2;-Schicht 11 folgt. Ein Kontaktloch 12 wird durch den RIE-Prozeß geöffnet, um eine Verbindung zwischen den ersten und zweiten Zwischenverbindungs-Aluminiumschichten 8 und 13 zu bilden, wobei in diesem Fall die zweite Zwischenverbindungs-Aluminiumschicht in einem Schritt gebildet wird, welcher dem vorher erwähnten Öffnungsschritt, wie in Fig. 3E gezeigt, folgt.
  • Die Fig. 4A bis 4C sind Querschnittsansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen.
  • Eine Einkristall-Siliziumschicht 2 wird auf der Oberfläche eines Isolations-Substrats, wie beispielsweise eines Saphir-Substrats 1, gebildet, wie in Fig. 4A gezeigt. Dann wird zur Elementseparation ein Feldoxidfilm 4 gebildet, indem die Einkristall-Siliziumschicht 2 selektiven Ätz- und Oxidationsschritten ausgesetzt wird. Eine Polysiliziumschicht 5a (Gate-Elektrode 5) wird durch ein LPCVD (chemische Aufdampfung mit niedrigem Druck) -Verfahren auf der Oberfläche der sich ergebenden Struktur gebildet und eine Polysiliziumschicht 5b wird gleichzeitig kontinuierlich oder darauffolgend auf der umgekehrten Oberfläche des Saphir-Substrats 1 gebildet. Als nächstes wird die polykristalline Siliziumschicht, die die Oberfläche des Saphir-Substrats 1 bedeckt, durch ein RIE-Verfahren geätzt, um dadurch eine Gate-Elektrode 5 zu bilden und die Source und Drain werden gebildet, wie in Fig. 4B gezeigt.
  • Eine Isolations-Zwischenschicht 7 wird, wie in Fig. 4C gezeigt, durch ein CVD-Verfahren gebildet. Somit wird eine Halbleitereinrichtung mit zwei Zwischenverbindungs-Aluminiumschichten durch das gleiche Verfahren wie in den Fig. 3D bis 3E hergestellt.
  • Die Fig. 5A bis 5B sind Querschnittsansichten, die ein Verfahren für die Herstellung einer Halbleitereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen.
  • Eine Einkristall-Siliziumschicht 2 wird auf der Oberfläche eines isolierenden Substrats 1, beispielsweise ein Saphir-Substrat, gebildet. Dann wird zur Elementseparation ein Feldoxidfilm 4 gebildet, indem selektive Ätz- und Oxidationsschritte durchgeführt werden, worauf die Bildung einer Gate-Elektrode 5, einer Source und Drain 6 und einer Isolations-Zwischenschicht 7 folgt.
  • Als nächstes wird ein Kontaktloch 12 unter Verwendung des RIE-Verfahrens in der Isolations-Zwischenschicht 7 geöffnet, und eine Aluminiumschicht 8a wird darauf gebildet, um das Kontaktloch 12 abzudecken. Dabei wird eine Aluminiumschicht 8b gleichzeitig, kontinuierlich
  • der darauffolgend auf der hinteren Oberfläche eines Saphir-Substrats, wie in Fig. 5A gezeigt, gebildet.
  • Die Aluminiumschicht 8a, die die Isolations-Zwischenschicht 7 bedeckt, wird durch das RIE-Verfahren geätzt, um eine erste Zwischenverbindungsschicht 8 vorzusehen, wie in Fig. 5B gezeigt.
  • Die darauffolgenden Schritte sind die gleichen wie in den Fig. 3D bis 3E; eine weitere Erklärung erübrigt sich somit.
  • Wie oben beschrieben wurde, wird gemäß der vorliegenden Erfindung ein elektroleitendes Material auf der umgekehrten Oberfläche eines isolierenden Substrats, wie beispielsweise eines Saphir-Substrats, gebildet, wodurch eine Ungleichförmigkeit des Ätzbetrags (Trockenätzen) und der Dicke der mittels des Plasma-CVD-Verfahrens gebildeten Schichten verhindert wird.
  • In den in den Fig. 4 und 5 gezeigten Ausführungsformen können die Schritte einer Herstellung der Halbleitereinrichtung vereinfacht werden, ohne daß die Bildung irgendeiner zusätzlichen leitenden Schicht erforderlich ist.

Claims (11)

1. Verfahren zur Herstellung von Halbleitereinrichtungen, die Elemente aufweisen, die auf einem isolierenden Substrat und unter der Oberfläche einer Mehrfachschicht-Zwischenverbindungsstruktur gebildet sind, umfassend die folgenden Schritte:
Bilden einer ersten halbleitenden Schicht (2) auf einer Oberfläche des isolierenden Substrats (1);
Bilden der Elemente (6) in der ersten leitenden Schicht (2);
Bilden einer ersten Isolations-Zwischenschicht (4, 7) auf den Elementen (6);
Bilden von ersten Kontaktlöchern in der ersten Isolations-Zwischenschicht (4, 7);
Bilden einer ersten Zwischenverbindungsschicht (8, 8a), um die ersten Kontaktlöcher zu bedecken und zu füllen und vorher, gleichzeitig oder danach Bilden einer zweiten halbleitenden oder leitenden Schicht (3, 8b) auf der umgekehrten Oberfläche des isolierenden Substrats (1);
Bilden einer zweiten Isolations-Zwischenschicht (9) auf der ersten Zwischenverbindungsschicht (8, 8a), mittels eines chemischen Plasma-Aufdampfverfahrens und Bilden von zweiten Kontaktlöchern (12) mittels eines reaktiven Ionen-Ätzverfahrens; und
Bilden einer zweiten Zwischenverbindungsschicht (13) über der zweiten Isolations-Zwischenschicht (9), um dadurch eine elektrische Verbindung zwischen den Zwischenverbindungsschichten (8, 8a; 13) durch die zweiten Kontaktlöcher (12) zu schaffen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das isolierende Substrat (1) aus Saphir gebildet ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste halbleitende Schicht (2) durch Verwendung eines epitaktischen Aufwachsverfahrens gebildet ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten halbleitenden Schichten (2, 3) aus polykristallinem Silizium gebildet werden.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste halbleitende Schicht (2) aus monokristallinem Silizium gebildet ist.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite leitende (8b) Schicht aus Aluminium gebildet wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite isolierende Zwischenschicht (9) aus SiO&sub2; gebildet wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt der Bildung der ersten Isolations-Zwischenschicht (4, 7) umfaßt;
Bilden einer dritten leitenden Schicht (5) auf der ersten halbleitenden Schicht (2) mit einem Teil der ersten Isolations-Zwischenschicht (4, 7) dazwischen; und
Ätzen der dritten leitenden Schicht (5) mittels eines reaktiven Ionen-Ätzverfahrens, um eine Gate-Elektrode (5) zu bilden.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dritte leitende Schicht (5) unter Verwendung eines chemischen Aufdampfverfahrens mit niedrigem Druck gebildet wird.
10. Verfahren nach Anspruch 1, außerdem umfassend den Schritt einer Planarisierung der ersten Isolations-Zwischenschicht (4, 7) durch Verwendung des reaktiven Ionen-Ätzverfahrens.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der planarisierungsschritt durch Beschichtung eines Schutzfilms auf die erste Isolations-Zwischenschicht (7) und durch die Durchführung des reaktiven Ionen-Ätzschrittes durchgeführt wird.
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