DE19626039A1 - Verfahren zum Herstellen einer Metalleitung - Google Patents
Verfahren zum Herstellen einer MetalleitungInfo
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000002184 metal Substances 0.000 title claims description 23
- 229910052751 metal Inorganic materials 0.000 title claims description 23
- 230000015572 biosynthetic process Effects 0.000 title 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 22
- 238000005498 polishing Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 14
- 239000002002 slurry Substances 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 238000004528 spin coating Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 91
- 238000000206 photolithography Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- -1 FTES Chemical compound 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
Die Erfindung betrifft ein Verfahren zum Herstellen einer
Metalleitung, das einfach ausführbar ist und verbesserte
Produktivität aufweist.
Im allgemeinen werden bei herkömmlichen Verfahren zum Her
stellen einer Metalleitungsanordnung bei einem Halbleiter
bauteil mehrere Schichten auf einem Substrat abgeschieden,
um ein gewünschtes Bauteil in einem speziellen Abschnitt
herzustellen, wobei das Bestreben nach höherer Integrations
dichte besteht.
Jedoch treten bei der Herstellung mehrschichtiger Isolier
schichten und Leitungen Stufen auf der Strukturoberfläche
auf. Dies führt im Ergebnis zu Schwierigkeiten wie bei der
Fokussiertiefe bei Photoätzschritten, es führt zu Kurz
schlüssen zwischen Leitungen, zu Spannungswanderung und zu
Ladungswanderung.
Daher wird ein Verfahren zum Einebnen einer Zwischenisolier
schicht durch ein chemisch-mechanisches Polierverfahren
(CMP) verwendet. Dieses Verfahren ermöglicht eine Gesamtein
ebnung.
In dieser Hinsicht offenbart das US-Patent 5,302,551 die
Herstellung einer doppelschichtigen Isolierschicht auf einer
ersten Leitung, mit anschließender Einebnung durch einen
CMP-Schritt. Auf der Isolierschicht wird eine weitere Iso
lierschicht abgeschieden, in der dann unter Verwendung eines
Trockenätzverfahrens ein Kontaktloch zum Anschließen einer
zweiten Leitung ausgebildet wird.
Nachfolgend wird unter Bezugnahme auf Fig. 1 eine herkömm
liche Technik zum Herstellen einer Metalleitung beschrieben.
Diese Figur besteht aus Fig. 1a bis 1g, die den Herstellab
lauf veranschaulichen.
Wie es in Fig. 1a veranschaulicht ist, wird zunächst ein
Halbleitersubstrat 1 bereitgestellt, auf dem dann eine lei
tende Schicht durch Abscheiden eines Metalls ausgebildet
wird.
Wie es in Fig. 1b veranschaulicht ist, wird diese leitende
Schicht 2 durch Photolithographie und Ätzen selektiv ent
fernt, um eine erste Leitung 2a auszubilden.
Wie es in Fig. 1c veranschaulicht ist, wird auf der freilie
genden Oberfläche der ersten Leitung 2a und des Halbleiter
substrats 1 eine Oxidschicht abgeschieden, um eine Zwischen
isolierschicht 3 herzustellen.
Wie es in Fig. 1d veranschaulicht ist, wird auf der ersten
Zwischenisolierschicht 3 eine Oxidschicht dick abgeschieden,
um eine zweite Zwischenisolierschicht 4 auszubilden.
Wie es in Fig. 1e veranschaulicht ist, wird die zweite Zwi
schenisolierschicht 4 durch CMP oder Rückätzen zum Einebnen
auf vorbestimmte Dicke selektiv entfernt, wobei die Ober
fläche der ersten Zwischenisolierschicht freigelegt wird.
Dann wird auf der freigelegten Oberfläche der zweiten, ein
geebneten Zwischenisolierschicht 4a und der ersten Zwischen
isolierschicht 3 eine dritte Zwischenisolierschicht 5 herge
stellt.
Wie es in Fig. 1f veranschaulicht ist, werden spezielle Ab
schnitte der ersten und dritten Zwischenisolierschicht 3a
und 5 selektiv entfernt, um die erste Leitung 2a freizule
gen, wozu Photolithographie und Trockenätzen verwendet wer
den, wobei ein Kontaktloch 6 zum Anschließen einer zweiten
Leitung ausgebildet wird.
Wie es in Fig. 1g veranschaulicht ist, wird auf der freige
legten Oberfläche der dritten Zwischenisolierschicht 5a mit
dem Kontaktloch 6 ein Metall abgeschieden, das dann durch
Photolithographie und Ätzen oder Rückätzen selektiv entfernt
wird, um die zweite Leitung 7 auszubilden. Dadurch wird der
Herstellprozeß für die Metalleitung abgeschlossen.
Beim herkömmlichen Verfahren zum Herstellen einer Metallei
tung bestehen die folgenden Schwierigkeiten:
- - Erstens kommt es zu Ätzschäden, da zum Herstellen des Kon taktlochs zwischen der oberen und unteren Leitung ein Trocken ätzschritt verwendet wird.
- - Zweitens muß, wenn die Zwischenisolierschicht hergestellt wird, eine zusätzliche Polierstoppschicht ausgebildet wer den, weswegen der gesamte Prozeß schwierig und kompliziert wird.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum
Herstellen einer Metalleitung zu schaffen, das einfach aus
führbar ist und hohe Produktivität aufweist.
Diese Aufgabe ist durch das im Anspruch 1 definierte Verfah
ren gelöst. Bei ihm wird in einem frühen Herstellstadium ein
Pfostenmuster ausgebildet, das dann in mindestens eine Iso
lierschicht eingebettet wird und das nach dem Einebnen der
mindestens einen Isolierschicht herausgelöst wird, um Kon
taktlöcher auszubilden. Daher müssen die Kontaktlöcher nicht
durch ein Schäden verursachendes Trockenätzverfahren herge
stellt werden.
Nachfolgend werden unter Bezugnahme auf die beigefügten
Zeichnungen Ausführungsbeispiele für das erfindungsgemäße
Verfahren zum Herstellen einer Metalleitung beschrieben.
Fig. 1a bis 1g veranschaulichen einen herkömmlichen Her
stellablauf für eine Metalleitung und
Fig. 2a bis 2f, 3a bis 3f und 4a bis 4g veranschaulichen je
weils den Herstellprozeß für eine Metalleitung gemäß einem
ersten, einem zweiten bzw. einem dritten Ausführungsbeispiel
der Erfindung.
Wie es in Fig. 2a veranschaulicht ist, wird beim Verfahren
gemäß dem ersten Ausführungsbeispiel der Erfindung zunächst
ein Halbleitersubstrat 11 bereitgestellt, auf dem dann ein
Material wie Polysilizium, ein Silicid oder ein Metall se
lektiv abgeschieden wird, um eine leitende Schicht 12 herzu
stellen.
Wie es in Fig. 2b veranschaulicht ist, wird die leitende
Schicht 12 durch Photolithographie und einen Ätzprozeß se
lektiv entfernt, um eine erste Leitung 12a herzustellen.
Auf die freiliegende Oberfläche der ersten Leitung 12a und
des Halbleitersubstrats 11 wird eine photoempfindliche
Schicht aufgebracht. Für diese kann ein photoempfindliches
Material wie ein Polymer oder ein Polyimid verwendet werden.
Wie es in Fig. 2c veranschaulicht ist, wird die photoemp
findliche Schicht 13 durch einen Belichtungs- und Entwick
lungsprozeß selektiv entfernt, um ein Pfostenmuster 13a aus
zubilden. Dieses wird dicker hergestellt, als es der Höhe
entspricht, mit der eine Zwischenisolierschicht 14, wie sie
im folgenden Schritt hergestellt wird, nach einem Eineb
nungsprozeß verbleibt.
Wie es in Fig. 2d veranschaulicht ist, wird auf der freilie
genden Fläche der ersten Leitung 12a mit dem Pfostenmuster
13a sowie des Halbleitersubstrats 11 eine Oxidschicht abge
schieden, um die Zwischenisolierschicht 14 auszubilden.
Hierbei wird die Oxidschicht unter Verwendung entweder eines
ECR(Elektronzyklotronresonanz)-CVD-Verfahrens oder eines
PECVD(Plasma-unterstützten CVD)-Verfahrens abgeschieden.
Außerdem erfolgt die Abscheidung der Oxidschicht bei einer
Temperatur unter 200°C, bei der das Pfostenmuster 13a nicht
umgewandelt wird, wobei wahlweise entweder TEOS oder SiH₄/O₂
verwendet wird. Die Zwischenisolierschicht 14 wird mit einer
Dicke über 500 nm hergestellt, damit sie selbst nach der im
folgenden Schritt erfolgten Einebnung als Isolierschicht
dient.
Wie es in Fig. 2e veranschaulicht ist, wird die Zwischeniso
lierschicht 14 selektiv entfernt, und dann wird ihre Ober
fläche durch CMP (chemisch-mechanisches Polieren) so einge
ebnet, daß sie eine vorbestimmte Dicke einnimmt. Hierbei
wird der CMP-Prozeß mit einem Poliermaterial ausgeführt, da
kolloidales Siliziumoxid in einer KOH enthaltenden Auf
schlämmung vom pH-Wert 7 bis 12 enthält. Das Pfostenmuster
13a wird während des Polierschritts der Zwischenisolier
schicht 14 vollständig durch eines der zwei folgenden Ver
fahren entfernt.
Beim ersten wird ein Lösungsmaterial, durch das das Pfosten
muster aufgelöst wird, wie O₃H₂SO₄ und HF, im Polierschritt
zur Aufschlämmung hinzugefügt, um die Zwischenisolierschicht
14 einzuebnen und das Pfostenmuster 13a vollständig zu ent
fernen.
Gemäß dem zweiten wird ein Lösungsmaterial, durch das das
Pfostenmuster 13a aufgelöst wird, wie O₃H₂SO₄ im Fall einer
photoempfindlichen Schicht oder HF im Fall von SOG, zusammen
mit einer Reinigungslösung hinzugefügt, um unmittelbar nach
dem Polierschritt einen Reinigungsvorgang auszuführen und
gleichzeitig das Pfostenmuster 13a zu entfernen.
Auf diese Weise wird das Pfostenmuster 13a entfernt, wodurch
dort, wo es entfernt ist, jeweils ein Kontaktloch 15 in der
abpolierten Zwischenisolierschicht 14a ausgebildet wird.
Das Pfostenmuster 13a kann auch als Polierstoppschicht die
nen, ohne daß eine zusätzliche derartige Schicht für den Po
lierschritt hergestellt wird.
Wie es in Fig. 2f veranschaulicht ist, wird auf der freige
legten Oberfläche der abpolierten Zwischenisolierschicht 14a
einschließlich des Kontaktlochs 15 ein Material wie Al, Cu,
Ti oder TiN selektiv abgeschieden, um eine leitende Schicht
16 auszubilden. Die zweite leitende Schicht 16 wird durch
Photolithographie und einen Ätzschritt oder einen Rückätz
prozeß selektiv entfernt, um eine zweite Leitung 16 herzu
stellen und damit den Herstellprozeß für die Metalleitung
abzuschließen.
Die Fig. 3a bis 3f veranschaulichen das zweite Ausführungs
beispiel eines erfindungsgemäßen Verfahrens zum Herstellen
einer Metalleitung.
Wie es in Fig. 3a veranschaulicht ist, wird dieses Verfahren
so ausgeführt, daß zunächst ein Halbleitersubstrat 21 be
reitgestellt wird, auf dem ein Material wie Polysilizium,
ein Silicid oder ein Metall selektiv abgeschieden wird, um
eine leitende Schicht 22 herzustellen.
Wie es in Fig. 3b veranschaulicht ist, wird diese leitende
Schicht 22 durch Photolithographie und einen Ätzprozeß se
lektiv entfernt, um eine erste Leitung 22a auszubilden.
Auf die freiliegende Oberfläche der ersten Leitung 22a und
des Halbleitersubstrats 21 wird eine photoempfindliche
Schicht 23 aufgetragen. Für diese kann ein photoempfindli
ches Material wie ein Polymer oder ein Polyimid verwendet
werden.
Wie es in Fig. 3c veranschaulicht ist, wird die photoemp
findliche Schicht 23a durch einen Belichtungs- und Entwick
lungsprozeß selektiv entfernt, um ein Pfostenmuster 23a aus
zubilden, das dicker ausgebildet wird, als es der Höhe einer
im nächsten Schritt hergestellten Zwischenisolierschicht
nach einer Einebnung derselben entspricht.
Wie es in Fig. 3d veranschaulicht ist, wird auf der freilie
genden Oberfläche der ersten Leitung 22a mit dem Pfostenmu
ster 23a sowie des Halbleitersubstrats 21 eine Oxidschicht
abgeschieden, um die Zwischenisolierschicht 24 herzustellen.
Diese wird selektiv unter Verwendung entweder eines ECR-CVD-
Verfahrens oder eines PECVD-Verfahrens abgeschieden. Die Ab
scheidung erfolgt bei einer Temperatur unter 200°C, bei der
das Pfostenmuster 23a nicht umgewandelt wird, und zwar durch
wahlweise Verwendung von entweder TEOS oder SiH₄/O₂, wobei
die Oxidschicht mit einer Dicke im Bereich von 50-200 nm
hergestellt wird.
Auf dieser Isolierschicht 24, die eine erste Zwischeniso
lierschicht bildet, wird unter Verwendung desselben Verfah
rens wie beim ersten Ausführungsbeispiel eine zweite Zwi
schenisolierschicht 25 hergestellt. Die Abscheidung dieser
Oxidschicht erfolgt bei einer Temperatur unter 400°C unter
Verwendung von TEOS, FTES, SiH₄/O₂. Sie wird mit einer Dicke
von über ungefähr 400 nm hergestellt, so daß sie selbst nach
der Einebnung im folgenden Schritt vollständig als Isolier
schicht dient.
Wie es in Fig. 3e veranschaulicht ist, werden die erste und
die zweite Zwischenisolierschicht 24 und 25 selektiv ent
fernt, und dann werden ihre Oberflächen durch CMP so einge
ebnet, daß eine vorbestimmte Dicke erhalten bleibt, wobei
die Oberfläche des Pfostenmusters 23a freigelegt ist. Der
CMP-Prozeß wird mit einem Poliermaterial ausgeführt, das
kolloidales Siliziumoxid in einer Aufschlämmung mit KOH vom
pH-Wert 7 bis 12 enthält. Während des Polierschritts für die
erste und die zweite Zwischenisolierschicht 24 und 25 wird
das Pfostenmuster 23a vollständig entfernt, was durch eines
der beiden folgenden Verfahren erfolgt.
Das erste ist ein Verfahren, bei dem ein Lösungsmaterial,
durch das das Pfostenmuster, wie die photoempfindliche
Schicht, aufgelöst wird, z. B. O₃H₂SO₄, im Polierschritt zur
Aufschlämmung hinzugeführt wird, um die erste und zweite
Zwischenisolierschicht 24 und 25 einzuebnen und dabei das
Pfostenmuster 23a vollständig zu entfernen.
Das zweite ist ein Verfahren, bei dem ein Lösungsmaterial,
durch das das Pfostenmuster 23a aufgelöst wird, zusammen mit
einer Reinigungsflüssigkeit zugesetzt wird, um unmittelbar
nach dem Polierschritt einen Reinigungsvorgang auszuführen
und gleichzeitig das Pfostenmuster 23a zu entfernen.
Auf diese Weise wird das Pfostenmuster 23a entfernt, und
dort, wo es entfernt ist, ist jeweils ein Kontaktloch 26 in
der polierten Zwischenisolierschicht 24a ausgebildet.
Das Pfostenmuster 23a kann auch als Polierstoppschicht die
nen, so daß keine zusätzliche Polierstoppschicht für den
Polierschritt herzustellen ist.
Wie es in Fig. 3f veranschaulicht ist, wird ein Material wie
Al, Cu, Ti oder TiN selektiv auf der freiliegenden Oberflä
che der ersten und zweiten Zwischenisolierschicht 24 und 25a
einschließlich des Kontaktlochs 26 hergestellt, um eine lei
tende Schicht 27 auszubilden. Diese wird durch Photolitho
graphie und Ätzen oder Rückätzen selektiv entfernt, um eine
zweite Leitung 27 herzustellen und damit den Herstellprozeß
für die Metalleitung abzuschließen.
Die Fig. 4a bis 4g veranschaulichen das dritte Ausführungs
beispiel eines erfindungsgemäßen Verfahrens zum Herstellen
einer Metalleitung.
Wie es in Fig. 4a veranschaulicht ist, wird bei diesem Ver
fahren zunächst ein Halbleitersubstrat 31 bereitgestellt,
auf dem dann ein Material wie Polysilizium, ein Silicid oder
ein Metall selektiv abgeschieden wird, um eine leitende
Schicht 32 auszubilden.
Wie es in Fig. 4b veranschaulicht ist, wird die leitende
Schicht 32 durch einen Photolithographie- und Ätzprozeß se
lektiv entfernt, um eine erste Leitung 32a herzustellen.
Auf der freiliegenden Oberfläche der ersten Leitung 32a und
des Halbleitersubstrats 31 wird eine SOG-Schicht 33 herge
stellt, auf die dann eine photoempfindliche Schicht 34 auf
getragen wird. Für diese kann ein photoempfindliches Mate
rial wie ein Polymer oder ein Polyimid verwendet werden.
Wie es in Fig. 4c veranschaulicht ist, wird die photoemp
findliche Schicht 34 durch einen Belichtungs- und Entwick
lungsprozeß selektiv entfernt, um ein Pfostenmuster 34a auf
der SOG-Schicht 33 auszubilden.
Wie es in Fig. 4d veranschaulicht ist, wird die SOG-Schicht
33 durch Photolithographie und Ätzen selektiv entfernt, wo
bei der verbliebene Abschnitt der photoempfindlichen Schicht
34a als Maske verwendet wird, um ein Pfostenmuster 33a zum
Anschließen einer zweiten Leitung herzustellen. Das Ätzen
der SOG-Schicht 33 erfolgt durch ein RIE-Verfahren unter
Verwendung eines Gases wie CF₄, CHF₃ und O₂. Dabei ist das
Pfostenmuster 33a dicker, als es der Höhe einer im folgenden
Schritt hergestellten Zwischenisolierschicht 35 nach einem
Einebnungsschritt derselben entspricht.
Wie es in Fig. 3e veranschaulicht ist, wird auf der freilie
genden Oberfläche der ersten Leitung 32a einschließlich des
Pfostenmusters 33a sowie des Halbleitersubstrats 31 eine
Oxidschicht abgeschieden, um die Zwischenisolierschicht 35
herzustellen, wobei wie beim ersten Ausführungsbeispiel ein
ECR-CVD- oder ein PECVD-Verfahren verwendet wird. Die Ab
scheidung erfolgt bei einer Temperatur unter 200°C, bei der
das Pfostenmuster, d. h. die verbliebene SOG-Schicht 33a,
nicht umgewandelt wird, wozu TEOS, FTES, SiH₄/O₂ verwendet
wird. Diese Zwischenisolierschicht 35 wird mit einer Dicke
von über ungefähr 500 nm hergestellt, so daß sie auch nach
der im folgenden Schritt ausgeführten Einebnung vollständig
als Isolierschicht dient.
Wie es in Fig. 4f veranschaulicht ist, wird die Zwischeniso
lierschicht 35 selektiv entfernt, und dann wird ihre Ober
fläche durch CMP so eingeebnet, daß die polierte Schicht 35a
eine vorbestimmte Dicke aufweist. Der CMP-Prozeß wird mit
einem Poliermaterial ausgeführt, das kolloidales Silizium
oxid in einer KOH enthaltenden Aufschlämmung vom pH-Wert
7 bis 12 enthält.
Während des Polierschritts wird das Pfostenmuster 33a auf
dieselbe Weise wie beim ersten oder zweiten Ausführungsbei
spiel entfernt.
Das Pfostenmuster 33a kann wiederum als Ätzstoppschicht die
nen, so daß für den Polierschritt keine zusätzliche Ätz
stoppschicht herzustellen ist.
Wie es in Fig. 4g veranschaulicht ist, wird auf der freilie
genden Oberfläche der polierten Zwischenisolierschicht 35a
mit dem Kontaktloch 36 selektiv ein Material wie Al, Cu, Ti
oder TiN abgeschieden, um eine zweite leitende Schicht 37
auszubilden. Diese zweite leitende Schicht 37 wird durch
Photolithographie und Ätzen oder Rückätzen selektiv ent
fernt, um eine zweite Leitung 37 auszubilden und damit den
Herstellprozeß für die Metalleitung abzuschließen.
Das Verfahren hat die folgenden Wirkungen:
- - Erstens wird das Kontaktloch, das die obere und untere Leitung verbindet, gleichzeitig mit dem Einebnungsschritt hergestellt, wodurch der Prozeß vereinfacht ist und die Pro duktivität verbessert ist.
- - Zweitens wird die zweite Leitung hergestellt, ohne daß die leitende Schicht für die zweite Leitung entfernt wird, wo durch der Prozeß vereinfacht ist.
- - Drittens wird das Kontaktloch durch Entfernen des Pfosten musters durch Naßätzen im Polierschritt während der Eineb nung hergestellt, ohne daß die Zwischenisolierschicht be schädigt wird, die durch Trockenätzen bearbeitet wird, wenn das Kontaktloch für die obere und untere Leitung hergestellt wird, wodurch eine Beschädigung vermieden ist, wie sie durch Plasma im Trockenätzschritt auftreten könnte.
- - Viertens kann das Pfostenmuster als Polierstoppschicht verwendet werden, weswegen es nicht erforderlich ist, eine zusätzliche derartige Schicht auszubilden.
Claims (18)
1. Verfahren zum Herstellen einer Metalleitung, mit den
folgenden Schritten:
- - Bereitstellen eines Halbleitersubstrats (11; 21; 31) und
- - Herstellen einer ersten Leitung (12a; 22a, 32a) auf dem Halbleitersubstrat;
gekennzeichnet durch folgende Schritte:
- - Herstellen eines Pfostenmusters (13a; 23a; 33a) auf der ersten Leitung;
- - Herstellen mindestens einer Isolierschicht (14; 24; 25; 35) auf der freiliegenden Oberfläche der ersten Leitung mit dem Pfostenmuster sowie des Substrats;
- - Einebnen der mindestens einen Isolierschicht mit gleich zeitigem Entfernen des Pfostenmusters, um ein Kontaktloch (15; 26; 36) herzustellen, das die erste Leitung freilegt; und
- - Herstellen einer zweiten Leitung (16; 27; 37), die durch das Kontaktloch mit der ersten Leitung verbunden ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
eine einzelne Isolierschicht (14) mit einer Dicke über unge
fähr 500 nm hergestellt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
zwei Isolierschichten (24, 25) hergestellt werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß
eine Oxidschicht für die zweite Isolierschicht (25) unter
Verwendung eines Materials wie TEOS, FTES oder SiH₄/O₂ bei
einer Temperatur unter ungefähr 400°C hergestellt wird.
5. Verfahren nach einem der Ansprüche 3 oder 4, dadurch
gekennzeichnet, daß die erste Isolierschicht (24) mit einer
Dicke im Bereich von 50 bis 200 nm hergestellt wird.
6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch ge
kennzeichnet, daß die zweite Isolierschicht mit einer Dicke
über 400 nm hergestellt wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
das Pfostenmuster (33a) durch die folgenden Schritte herge
stellt wird:
- - Herstellen einer ätzbaren Schicht (33) auf dem Substrat (31);
- - Herstellen einer photoempfindlichen Schicht (34) auf der ätzbaren Schicht und anschließendes Mustern dieser photoemp findlichen Schicht gemäß dem gewünschten Pfostenmuster; und
- - Ätzen der ätzbaren Schicht unter Verwendung des Musters der photoempfindlichen Schicht als Maske.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch ge
kennzeichnet, daß die erste Leitung (12a; 22a, 32a) aus
einem Material wie Polysilizium, einem Silicid oder einem
Metall hergestellt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch ge
kennzeichnet, daß das Pfostenmuster (13a; 23a; 33a) unter
Verwendung eines photoempfindlichen Materials, eines Poly
mers, eines Polyimids oder SOG hergestellt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
eine SOG-Schicht durch ein Aufschleuderverfahren hergestellt
wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch
gekennzeichnet, daß die mindestens eine Isolierschicht (14;
24, 25; 35) unter Verwendung einer Oxidschicht hergestellt
wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
die Oxidschicht unter Verwendung von ECR-CVD oder PECVD her
gestellt wird.
13. Verfahren nach einem der Ansprüche 11 oder 12. dadurch
gekennzeichnet, daß die einzelne (14; 35) oder die erste
(24) Oxidschicht unter Verwendung eines Materials wie TEOS,
FTES oder SiH₄/O₂ bei einer Temperatur unter ungefähr 200°C
hergestellt wird, bei der das Pfostenmuster (13a; 23a; 33a)
nicht umgewandelt wird.
14. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die mindestens eine Isolierschicht
(14; 24, 25; 35) durch ein CMP-Verfahren eingeebnet wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß
die mindestens eine Isolierschicht durch ein Poliermaterial
poliert wird, das kolloidales Siliziumoxid in einer KOH ent
haltenden Aufschlämmung mit einem pH-Wert von ungefähr 7 bis
12 enthält.
16. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die zweite Leitung (16; 27; 37)
aus einem Material wie Al, Cu, Ti oder TiN hergestellt wird.
17. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß das Pfostenmuster (13a; 23a; 33a)
als Polierstoppschicht verwendet wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960011062A KR0179289B1 (ko) | 1996-04-12 | 1996-04-12 | 금속배선 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19626039A1 true DE19626039A1 (de) | 1997-10-16 |
DE19626039C2 DE19626039C2 (de) | 2003-04-24 |
Family
ID=19455618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19626039A Expired - Fee Related DE19626039C2 (de) | 1996-04-12 | 1996-06-28 | Verfahren zum Herstellen einer Metalleitung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5821164A (de) |
JP (1) | JP2952574B2 (de) |
KR (1) | KR0179289B1 (de) |
DE (1) | DE19626039C2 (de) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-04-12 KR KR1019960011062A patent/KR0179289B1/ko not_active IP Right Cessation
- 1996-06-28 DE DE19626039A patent/DE19626039C2/de not_active Expired - Fee Related
- 1996-09-13 US US08/712,603 patent/US5821164A/en not_active Expired - Lifetime
- 1996-10-22 JP JP8297949A patent/JP2952574B2/ja not_active Expired - Fee Related
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KR0179289B1 (ko) | 1999-04-15 |
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Legal Events
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---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8304 | Grant after examination procedure | ||
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