JPH09283522A - 金属配線の形成方法 - Google Patents

金属配線の形成方法

Info

Publication number
JPH09283522A
JPH09283522A JP8297949A JP29794996A JPH09283522A JP H09283522 A JPH09283522 A JP H09283522A JP 8297949 A JP8297949 A JP 8297949A JP 29794996 A JP29794996 A JP 29794996A JP H09283522 A JPH09283522 A JP H09283522A
Authority
JP
Japan
Prior art keywords
insulating film
forming
wiring
plug pattern
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8297949A
Other languages
English (en)
Other versions
JP2952574B2 (ja
Inventor
Yong Kwon Kim
ヨン・ゴン・キム
Chang Reol Kim
チャン・ヨル・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH09283522A publication Critical patent/JPH09283522A/ja
Application granted granted Critical
Publication of JP2952574B2 publication Critical patent/JP2952574B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 金属配線工程の容易性と生産性の向上に適し
た金属配線の形成方法を提供すること。 【解決手段】 基板状に形成させた1次配線の上に2次
配線と接続するためのコンタクトホールとなるプラグパ
ターンを先に形成させ、層間絶縁膜でそれらを覆って、
層間絶縁膜を平坦化させるときにプラグパターンを形成
させた物質を同時に除去するようにしてコンタクトホー
ルを形成させる。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は半導体デバイスの金
属配線に係り、特に金属配線工程の容易性及び生産性の
向上に適した金属配線の形成方法に関する。
【0002】
【従来の技術】一般の半導体デバイスの金属配線の形成
方法においては、半導体デバイスの高集積化の傾向に応
じて基板に多数の層を積層して、ある限定された領域に
所望のデバイスを制作する。この場合、特に多層の絶縁
膜を形成し、かつ配線を行うことによって基板表面の高
さが高くなると同時に部分的に段差が激しくなった。こ
れにより、フォトエッチング工程時において、焦点深度
確保の難しさ、配線間の断線、ストレス移動、エレクト
ロ移動などの問題が発生した。
【0003】かかる問題を解決するための方法として、
化学機械的研摩(Chemical Mechanical Polishing:CM
P)工程によって層間絶縁膜を平坦化させる方法を使用
した。このCMP工程はグローバル平坦化を可能にす
る。
【0004】この点に関して、従来の技術であるUS特
許第5302551号には1次配線上に2層の絶縁膜を
形成し、前記絶縁膜を化学機械的研摩(CMP)によっ
て平坦化させる方法が開示されている。前記絶縁膜上に
再び絶縁膜を形成し、それをドライエッチング法によっ
て選択的に除去して2次配線接続用コンタクトホールを
形成する方法を使用している。
【0005】以下、このような従来の金属配線の形成技
術を添付図面に基づいて説明する。図1(a)〜(g)
は従来の金属配線の形成工程図である。従来の金属配線
の形成方法は、まず(a)に示すように、半導体基板1
上に金属物質を堆積して導電層2を形成する。次に、
(b)に示すように、フォトリソグラフィ及びエッチン
グ工程によって前記導電層2を選択的に除去して1次配
線2aを形成する。その後、(c)に示すように、1次
配線2aと半導体基板1の露出した表面とに酸化膜を堆
積して第1層間絶縁膜3を形成する。(d)に示すよう
に、第1層間絶縁膜3上に酸化膜を厚く堆積して第2層
間絶縁膜4を形成する。(e)に示すように、前記第1
層間絶縁膜3の上部表面が露出するまでCMP工程もし
くはエッチバック工程によって第2層間絶縁膜4を除去
して平坦化させる。次に、平坦化された第2層間絶縁膜
4aと前記第1層間絶縁膜3の露出した表面上に第3層
間絶縁膜5を形成する。その後、(f)に示すように、
フォトリソグラフィ及びドライエッチング工程によって
1次配線2aの必要な部分が露出するように第3層間絶
縁膜5と第1層間絶縁膜3aの一部を選択的に除去して
2次配線接続用コンタクトホール6を形成する。次に、
(g)に示すように、前記コンタクトホール6を含んだ
第3層間絶縁膜5aの露出した表面上に金属物質を堆積
し、フォトリソグラフィ及びエッチング工程、もしくは
エッチバック工程によって金属物質を選択的に除去して
2次配線7を形成することにより金属配線工程を完了す
る。
【0006】
【発明が解決しようとする課題】上述したように、従来
の金属配線の形成方法では次の問題点があった。第1、
従来の金属配線の形成方法では、上、下部配線用コンタ
クトホールの形成時にドライエッチング法を用いるため
に、プラグパターン、即ち2次配線の深さに応じてエッ
チング厚さが異なる。従って、プラズマによって過度に
露出される部分が生じて損傷を被ることがある。第2、
従来の金属配線の形成方法では、層間絶縁膜の形成時に
別途の研摩ストップ層を追加形成しなければならないの
で、工程が複雑で難しくなる。
【0007】本発明はかかる従来の問題点を解決するた
めのもので、その目的は金属配線工程の容易性と生産性
の向上に適した金属配線の形成方法を提供することにあ
る。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明による金属配線の形成方法は、基板状に形成
させた1次配線の上に2次配線と接続するためのコンタ
クトホールとなるプラグパターンを先に形成させ、層間
絶縁膜でそれらを覆って、層間絶縁膜を平坦化させると
きにプラグパターンを形成させた物質を同時に除去する
ようにしてコンタクトホールを形成させるようにしたこ
とを特徴とする。
【0009】本発明の第1実施態様は、半導体基板上に
1次配線を形成し、その1次配線上にプラグパターンを
形成し、そのプラグパターンを含んだ1次配線の露出し
た表面上に絶縁膜を形成し、その絶縁膜を平坦化させる
とともにプラグパターンを除去して前記1次配線を露出
させるコンタクトホールを形成し、そのコンタクトホー
ル内に前記1次配線と接続されるように2次配線を形成
する段階とを有することを特徴とする。
【0010】本発明の第2実施形態は、半導体基板上に
1次配線を形成し、その1次配線上にプラグパターンを
形成し、そのプラグパターンを含んだ1次配線の露出し
た表面上に第1絶縁膜を形成し、前記第1絶縁膜上に第
2絶縁膜を形成し、その第2絶縁膜を平坦化させるとと
もにプラグパターンを除去して前記1次配線を露出させ
るコンタクトホールを形成し、そのコンタクトホール内
に前記1次配線と接続されるように2次配線を形成する
段階とを有することを特徴とする。
【0011】
【発明の実施の形態】以下、本発明の実施形態による金
属配線の形成方法を添付図面に基づいて詳細に説明す
る。図2(a)〜(f)は本発明の第1実施形態による
金属配線の形成工程図である。まず、(a)に示すよう
に前記半導体基板11上に多結晶シリコン、シリサイ
ド、金属物質のうちいずれか一つを堆積して導電層12
を形成する。
【0012】次に、(b)に示すように、フォトリソグ
ラフィ及びエッチング工程によって前記導電層12を選
択的に除去して1次配線12aを形成する。その後、前
記1次配線12aと半導体基板11の露出した表面に感
光膜13を塗布する。このとき、前記感光膜13にポリ
マーやポリイミドなどの感光成分のある物質を使用する
こともできる。
【0013】次に、(c)に示すように、露光及び現象
工程によって前記感光膜13を選択的に除去してプラグ
パターン13aを形成する。この際、前記プラグパター
ン13aの厚さは後続工程の平坦化工程時に残る層間絶
縁膜14の厚さより厚くするのが好ましい。
【0014】その後、(d)に示すように、前記プラグ
パターン13aを含んだ1次配線12aと半導体基板1
1の露出した表面上に酸化膜を堆積して層間絶縁膜14
を形成する。この際、前記酸化膜はECRプラズマCV
D法もしくはプラズマ増速CVD(PECVD)によっ
て堆積する。尚、前記酸化膜堆積は前記プラグパターン
(感光膜)13aが変形しない程度の約200℃以下の
温度でTEOS(Tetra-Ethly-Ortho-Silicate)、FTE
S(Fluor-Tetra-Ethyl-Silicate)、 SiH4/O2 のう
ちいずれか一つを用いて行う。そして、前記層間絶縁膜
は後続工程の平坦化工程完了後にも絶縁膜機能(即ち、
絶縁効果)を充分発揮できるように厚さ約5000Å以
上に形成するのが好ましい。
【0015】次に、(e)に示すように、CMP工程に
よって一定の厚さが得られるように層間絶縁膜14aを
除去して表面を平坦化させる。このとき、CMP工程は
コロイドシリカ(colloidal silica)を含有した研摩剤
と、PH約7〜12程度のKOHなどを含有したスラリ
ーによって行われる。さらに、前記層間絶縁膜14の研
摩工程時に前記プラグパターン13aを完全に除去す
る。
【0016】このプラグパターン13aの除去方法とし
ては2つある。一つは、研摩工程時にスラリーにプラグ
パターンが溶解される物質(オゾン硫酸、HFなど)を
添加して層間絶縁膜14の平坦化とともにプラグパター
ン13aを完全に除去する方法である。もう一つは、研
摩工程直後の洗浄作業時に洗浄槽内にプラグパターン1
3aが溶解される物質(例えば、感光性膜の場合にはオ
ゾン硫酸、SOGの場合にはHF)を洗浄液とともに添
加することにより、研摩工程直後の洗浄とともにプラグ
パターン13aを除去する方法である。
【0017】このような方法によってプラグパターン1
3aを除去することによって、コンタクトホール15を
形成する。したがって、研磨行程時に別途の研磨ストッ
プ層を形成する必要なく前記プラグパターン13aを研
磨ストップ層として使用するのが好ましい。
【0018】その後、(f)に示すように、前記コンタ
クトホール15を含んだ層間絶縁膜14aの露出した表
面上にAl、Cu、Ti、TiNのうちいずれか一つを
堆積して導電層16を形成する。次に、フォトリソグラ
フィ及びエッチング工程、もしくはエッチバック工程で
前記第2導電層16を選択的に除去して2次配線16を
形成することにより、金属配線形成工程を完了する。
【0019】以下、本発明の第2実施形態を添付図面に
基づいて詳細に説明する。図3(a)〜(f)は本発明
の第2実施形態による金属配線の形成工程図である。本
発明の第2実施形態による金属配線の形成方法は、まず
(a)に示すように、半導体基板21上に多結晶シリコ
ン、シリサイド、金属物質のうちいずれか一つを堆積し
て導電層22を形成する。
【0020】次に、(b)に示すように、フォトリソグ
ラフィ及びエッチング工程によって前記導電層22を選
択的に除去して1次配線22aを形成する。その後、1
次配線22aと半導体基板21の露出した表面上に感光
膜23を塗布する。この際、前記感光膜23にポリマー
やポリイミドなどの感光成分のある物質を使用すること
もできる。
【0021】次に、(c)に示すように、露光及び現像
工程によって前記感光膜23aを選択的に除去してプラ
グパターン23aを形成する。このプラグパターン23
aの厚さは後続工程の平坦化工程時に残る層間絶縁膜の
厚さより厚くするのが好ましい。
【0022】その後、(d)に示すように、前記プラグ
パターン23aを含んだ1次配線23aと半導体基板2
1の露出した表面上に酸化膜を堆積して第1層間絶縁膜
24を形成する。この酸化膜はECRプラズマCVD法
もしくはPECVD法によって堆積する。なお、前記酸
化膜は前記プラグパターン(感光膜)23aが変形しな
い程度の約200℃以下の温度でTEOS、FTES、
SiH4/O2のうちいずれか一つを選択的に用いて厚さ
約500〜2000Åに形成する。次に、前記第1層間
絶縁膜24上に第1実施形態の酸化膜形成方法と同一の
方法である、ECRプラズマCVD法もしくはPECV
D法によって酸化膜を堆積して第2層間絶縁膜25を形
成する。このとき、酸化膜堆積は約400℃以下の温度
でTEOS、FTES、SiH4/O2のうちいずれか一
つを用いて行う。そして、前記第2層間絶縁膜25は後
続工程における平坦化工程の完了後にも絶縁膜機能(即
ち、絶縁効果)を充分発揮できるように約4000Å以
上に厚く形成するのが好ましい。
【0023】次に、(e)に示すように、CMP工程に
よって一定の厚さが保持されるとともに前記プラグパタ
ーン23aの表面が露出されないように前記第2層間絶
縁膜25と第1層間絶縁膜24を選択的に除去して表面
を平坦化させる。このCMP工程はコロイドシリカを含
有した研磨剤と、PH約7〜12程度のKOHなどを含
有したスラリーによって行われる。しかも、前記第2層
間絶縁膜25と第1層間絶縁膜24の研磨工程時に前記
プラグパターン23aを完全に除去する。
【0024】このプラグパターン23aの除去は第1実
施形態と同じ方法、即ち次の2つの方法のうちいずれか
によって行われる。一つは、研磨工程時にスラリーにプ
ラグパターンが溶解される物質(例えば、感光性膜の場
合にはオゾン硫酸)を添加することにより、第2層間絶
縁膜25と第1層間絶縁膜24の平坦化と同時にプラグ
パターン23aを完全に除去することができる。もう一
つは、研磨工程直後の洗浄作業時に洗浄槽内にプラグパ
ターン23aが溶解される物質を洗浄液とともに添加す
ることにより、研磨工程直後の洗浄と同時にプラグパタ
ーン23aを除去することができる。
【0025】このような方法によってプラグパターン2
3aを除去し、そのプラグパターン23aが除去された
前記第1層間絶縁膜24a部分にコンタクトホール26
を形成する。したがって、前記研磨工程時に別途の研磨
ストップ層を形成する必要ない。またプラグパターン2
3aを研磨ストップ層として用いてもよい。
【0026】その後、(f)に示すように、前記コンタ
クトホール26を含んだ第2層間絶縁膜25aと第1層
間絶縁膜24の露出した表面上にAl、Cu、Ti、T
iNのうちいずれか一つを選択的に堆積して第2導電層
27を形成する。次に、フォトリソグラフィ及びエッチ
ング工程、もしくはエッチバック工程で前記第2導電層
27を選択的に除去して2次配線27を形成することに
より、金属配線の形成工程を完了する。
【0027】さらに、本発明の第3実施形態を図4
(a)〜(g)に基づいて説明する。図4(a)〜
(f)は本発明の第3実施形態による金属配線の形成工
程図である 本発明の第3実施形態による金属配線の形
成方法は、まず(a)に示すように、半導体基板31上
に多結晶シリコン、シリサイド、金属物質のうちいずれ
か一つを堆積して導電層32を形成する。
【0028】次に、(b)に示すように、フォトリソグ
ラフィ及びエッチング工程によって前記導電層32を選
択的に除去して1次配線32aを形成する。その後、プ
ラグパターンを形成するために前記1次配線32aと半
導体基板31の露出した表面上にSOG膜33を形成
し、SOG膜33上に感光膜34を塗布する。このと
き、前記感光膜34の他にポリマーやポリイミドなどの
感光成分のある物質を使用することもできる。
【0029】次に、(c)に示すように、露光及び現像
工程によって前記感光膜34を選択的に除去して前記S
OG膜33上にプラグパターン部分を決める。
【0030】その後、(d)に示すように、残存の感光
膜34a部分をマスクとしてフォトリソグラフィ及びエ
ッチング工程によってSOG膜33を選択的に除去して
2次配線接続用プラグパターン33aを形成する。この
SOG膜33の除去は、CF4、CHF3、O2 などのガ
スを用いて反応性イオンエッチング(RIE)法によっ
て行われる。なお、プラグパターン33aの厚さは後続
工程の平坦化工程時に残る層間絶縁膜35の厚さより厚
くするのが好ましい。
【0031】次に、(e)に示すように、前記プラグパ
ターン33aを含んだ1次配線32aと半導体基板31
の露出した表面上に酸化膜を堆積して層間絶縁膜35を
形成する。この際、前記酸化膜はECRプラズマCVD
法もしくはPECVD法によって堆積する。なお、前記
酸化膜堆積は前記プラグパターン(SOG膜)33aが
変形しない程度の約200℃以下の温度でTEOS、F
TES、SiH4/O2などを選択的に用いて行う。そし
て、前記層間絶縁膜35は後続工程における平坦化工程
の完了後にも絶縁膜機能(即ち、絶縁効果)を充分発揮
できるように厚さ約5000Å以上に厚く形成するのが
好ましい。
【0032】次に、(f)に示すように、化学機械的研
磨(CMP)工程によって一定の厚さが保持されるよう
に前記層間絶縁膜35aを選択的に除去して表面を平坦
化させる。このCMP工程はコロイドシリカを含有した
研磨剤と、PH約7〜12程度のKOHなどを含有した
スラリーによって行われる。しかも、前記層間絶縁膜3
5の研磨工程時に前記プラグパターン33aを完全に除
去する。
【0033】このプラグパターン33aの除去は第1実
施形態と同一の方法、即ち次の2つの方法のうちいずれ
かによって行われる。一つは、研磨工程時にスラリーに
プラグパターンが溶解される物質(例えば、SOGの場
合にはHF)を添加することにより、層間絶縁膜35の
平坦化と同時にプラグパターン33aを完全に除去する
ことができる。もう一つは、研磨工程直後の洗浄作業時
に洗浄槽内にプラグパターン33aを溶解する物質を洗
浄液とともに添加することにより、研磨工程直後の洗浄
と同時にプラグパターン33aを除去することができ
る。
【0034】このような方法によってプラグパターン3
3aを除することによって、層間絶縁膜35aの部分に
コンタクトホール36を形成する。したがって、前記研
磨工程時に別途の研磨ストップ層を形成する必要なく、
前記プラグパターン33aを研磨ストップ層として使用
してもよい。
【0035】その後、(g)に示すように、前記コンタ
クトホール36を含んだ層間絶縁膜35aの露出した表
面上にAl、Cu、Ti、TiNのうちいずれか一種を
堆積して第2導電層37を形成する。次に、フォトリソ
グラフィ及びエッチング工程、もしくはエッチバック工
程で前記導電層27を選択的に除去して2次配線37を
形成することにより、金属配線の形成工程を完了する。
【0036】
【発明の効果】以上説明した本発明による金属配線の形
成方法では次の効果を奏する。 1.本発明による金属配線の形成方法では、平坦化工程
時に上、下部配線接続用コンタクトホールを同時に形成
できるので、工程の単純化はもちろんのこと、生産性を
向上させることができる。 2.本発明による金属配線の形成方法では、2次配線用
導電層を除去せずに2次配線を形成することができるの
で、工程の容易性を向上させることができる。 3.本発明による金属配線の形成方法では、上、下部配
線用コンタクトホールの形成時に層間絶縁膜をドライエ
ッチング法によって選択的に除去しなくても、平坦化工
程である研磨作業時にプラグパターンをウェットエッチ
ング法で除去することによりコンタクトホールの形成が
可能なので、ドライエッチング中に発生するプラズマに
よる損傷を防止することができる。 4.本発明による金属配線の形成方法では、プラグパタ
ーンを研磨ストップ層として使用できるので、別途の研
磨ストップ層を形成する必要がない。
【図面の簡単な説明】
【図1】 従来の技術による金属配線の形成工程図であ
る。
【図2】 本発明の第1実施形態による金属配線の形成
工程図である。
【図3】 本発明の第2実施形態による金属配線の形成
工程図である。
【図4】 本発明の第3実施形態による金属配線の形成
工程図である。
【符号の説明】
11 半導体基板 12 導電層 12a 1次配線 13 感光膜 13a プラグパターン 14、14a 層間絶縁膜 15 コンタクトホール 16 2次配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン・ヨル・キム 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−グ・サチャン−ドン・ (番地なし)・ヒョンデアパートメント 101−1306

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に1次配線を形成する段階
    と、 前記1次配線上にプラグパターンを形成する段階と、 前記プラグパターンを含んだ1次配線の露出した表面上
    に少なくとも一つの絶縁膜を形成する段階と、 前記少なくとも一つの絶縁膜を平坦化させるとともに、
    前記プラグパターンを除去して前記1次配線を露出させ
    るコンタクトホールを形成する段階と、 前記コンタクトホール内に前記1次配線と接続されるよ
    うに2次配線を形成する段階とを有することを特徴とす
    る金属配線の形成方法。
  2. 【請求項2】 半導体基板上に1次配線を形成する段階
    と、 前記1次配線上にプラグパターンを形成する段階と、 前記プラグパターンを含んだ1次配線の露出した表面上
    に第1絶縁膜を形成する段階と、 前記第1絶縁膜上に第2絶縁膜を形成する段階と、 前記第2絶縁膜を平坦化させるとともに、前記プラグパ
    ターンを除去して前記1次配線を露出させるコンタクト
    ホールを形成する段階と、 前記第2絶縁膜を平坦化させるとともに、前記プラグパ
    ターンを除去して前記1次配線を露出させるコンタクト
    ホールを形成する段階と、 前記コンタクトホール内に前記1次配線と接続されるよ
    うに2次配線を形成する段階とを有することを特徴とす
    る金属配線の形成方法。
  3. 【請求項3】 前記プラグパターンは感光膜、ポリマ
    ー、ポイリミドのうちいずれか一種で形成することを特
    徴とする請求項1または2記載の金属配線の形成方法。
  4. 【請求項4】 前記絶縁膜は化学機械的研摩(CMP)
    によって平坦化させることを特徴とする請求項1または
    2記載の金属配線の形成方法。
  5. 【請求項5】 前記プラグパターンは研摩ストップ層と
    して使用することを特徴とする請求項1または2記載の
    金属配線の形成方法。
JP8297949A 1996-04-12 1996-10-22 金属配線の形成方法 Expired - Fee Related JP2952574B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR11062/1996 1996-04-12
KR1019960011062A KR0179289B1 (ko) 1996-04-12 1996-04-12 금속배선 형성방법

Publications (2)

Publication Number Publication Date
JPH09283522A true JPH09283522A (ja) 1997-10-31
JP2952574B2 JP2952574B2 (ja) 1999-09-27

Family

ID=19455618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8297949A Expired - Fee Related JP2952574B2 (ja) 1996-04-12 1996-10-22 金属配線の形成方法

Country Status (4)

Country Link
US (1) US5821164A (ja)
JP (1) JP2952574B2 (ja)
KR (1) KR0179289B1 (ja)
DE (1) DE19626039C2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032758A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
JP2009514213A (ja) * 2005-10-31 2009-04-02 スパンジョン・リミテッド・ライアビリティ・カンパニー 犠牲マスキング構造を用いた半導体装置の製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888896A (en) * 1996-06-27 1999-03-30 Micron Technology, Inc. Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US7858518B2 (en) * 1998-04-07 2010-12-28 Micron Technology, Inc. Method for forming a selective contact and local interconnect in situ
TW377502B (en) * 1998-05-26 1999-12-21 United Microelectronics Corp Method of dual damascene
KR100304979B1 (ko) * 1998-10-29 2001-10-19 김영환 반도체소자의배선형성방법
TW406369B (en) * 1998-12-18 2000-09-21 United Microelectronics Corp Method for manufacturing damascene
US6204143B1 (en) * 1999-04-15 2001-03-20 Micron Technology Inc. Method of forming high aspect ratio structures for semiconductor devices
US6328641B1 (en) * 2000-02-01 2001-12-11 Advanced Micro Devices, Inc. Method and apparatus for polishing an outer edge ring on a semiconductor wafer
DE10066082B4 (de) * 2000-06-14 2006-05-18 Infineon Technologies Ag Gezielte lokale Erzeugung von Öffnungen in einer Schicht
JP2002057123A (ja) * 2000-08-10 2002-02-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020048615A (ko) * 2000-12-18 2002-06-24 박종섭 반도체 소자의 콘택홀 형성방법
US6887131B2 (en) * 2002-08-27 2005-05-03 Intel Corporation Polishing pad design
US20030186536A1 (en) * 2002-03-29 2003-10-02 Brenner Michael F. Via formation in integrated circuits by use of sacrificial structures
JP2004304162A (ja) * 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
JP4237152B2 (ja) * 2005-03-04 2009-03-11 エルピーダメモリ株式会社 半導体装置の製造方法
KR100959724B1 (ko) * 2008-05-21 2010-05-25 주식회사 동부하이텍 반도체 소자의 미세 컨택홀 패턴 형성 방법
WO2011155638A1 (en) * 2010-06-11 2011-12-15 Nec Corporation Method of redistributing functional element
US9548238B2 (en) * 2013-08-12 2017-01-17 Globalfoundries Inc. Method of manufacturing a semiconductor device using a self-aligned OPL replacement contact and patterned HSQ and a semiconductor device formed by same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250650A (ja) * 1984-05-25 1985-12-11 Nec Corp 層間膜のスル−ホ−ル形成方法
JPS6347952A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
JPH05102314A (ja) * 1991-03-20 1993-04-23 Oki Electric Ind Co Ltd 半導体装置の多層配線形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158910A (en) * 1990-08-13 1992-10-27 Motorola Inc. Process for forming a contact structure
US5169491A (en) * 1991-07-29 1992-12-08 Micron Technology, Inc. Method of etching SiO2 dielectric layers using chemical mechanical polishing techniques
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5264387A (en) * 1992-10-27 1993-11-23 International Business Machines Corporation Method of forming uniformly thin, isolated silicon mesas on an insulating substrate
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
JPH07122638A (ja) * 1993-10-26 1995-05-12 Fujitsu Ltd 半導体装置の製造方法
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
KR970007174B1 (ko) * 1994-07-07 1997-05-03 현대전자산업 주식회사 반도체 소자의 금속배선 형성방법
US5616519A (en) * 1995-11-02 1997-04-01 Chartered Semiconductor Manufacturing Pte Ltd. Non-etch back SOG process for hot aluminum metallizations

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250650A (ja) * 1984-05-25 1985-12-11 Nec Corp 層間膜のスル−ホ−ル形成方法
JPS6347952A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
JPH05102314A (ja) * 1991-03-20 1993-04-23 Oki Electric Ind Co Ltd 半導体装置の多層配線形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032758A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
JP4617642B2 (ja) * 2003-07-07 2011-01-26 セイコーエプソン株式会社 配線基板の製造方法、及び電気光学装置の製造方法
JP2009514213A (ja) * 2005-10-31 2009-04-02 スパンジョン・リミテッド・ライアビリティ・カンパニー 犠牲マスキング構造を用いた半導体装置の製造方法

Also Published As

Publication number Publication date
DE19626039C2 (de) 2003-04-24
KR0179289B1 (ko) 1999-04-15
US5821164A (en) 1998-10-13
KR970072080A (ko) 1997-11-07
JP2952574B2 (ja) 1999-09-27
DE19626039A1 (de) 1997-10-16

Similar Documents

Publication Publication Date Title
JPH09283522A (ja) 金属配線の形成方法
US6114243A (en) Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
US5466639A (en) Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
US6734097B2 (en) Liner with poor step coverage to improve contact resistance in W contacts
US6376361B1 (en) Method to remove excess metal in the formation of damascene and dual interconnects
JPH0682759B2 (ja) 導電性スタツドの形成方法
TW463266B (en) Method for manufacturing semiconductor device capable of avoiding flaws and erosion caused by metal CMP process
US6723655B2 (en) Methods for fabricating a semiconductor device
US6818547B2 (en) Dual damascene process
TWI252535B (en) Method for forming contact plug of semiconductor device
JP2006202968A (ja) 半導体装置の製造方法
US20020132492A1 (en) Method of fabricating a semiconductor device using two chemical mechanical polishing processes to polish regions having different conductive pattern densities
JP2006005237A (ja) 半導体装置の製造方法
KR100197994B1 (ko) 반도체 소자의 금속배선 콘택홀 형성방법
KR20040073930A (ko) 배선 접속 구조를 갖는 전자 장치의 제조 방법
KR100310172B1 (ko) 반도체 소자의 금속 배선층 형성 방법
KR100721190B1 (ko) 반도체 메모리소자 제조방법
JPH04330768A (ja) 半導体装置の製造方法
KR100386613B1 (ko) 반도체 소자의 제조방법
KR100607331B1 (ko) 반도체 소자의 비트라인 형성방법
KR20000050505A (ko) 반도체 장치의 콘택홀 형성 방법
JP2969109B1 (ja) 二重波型模様プロセスを使用した半導体装置の製造方法
JPH08264534A (ja) 配線形成方法
JPH09246219A (ja) 半導体装置の製造方法
JPH08111405A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070716

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080716

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080716

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090716

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090716

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100716

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110716

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110716

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120716

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130716

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees