JPH08111405A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08111405A JPH08111405A JP20589895A JP20589895A JPH08111405A JP H08111405 A JPH08111405 A JP H08111405A JP 20589895 A JP20589895 A JP 20589895A JP 20589895 A JP20589895 A JP 20589895A JP H08111405 A JPH08111405 A JP H08111405A
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Abstract
(57)【要約】
【課題】 ＳｉＮ膜１４／ポリシリコン膜１３／ＳｉＯ
2 膜１２の３層構造において、ＳｉＮ／ポリシリコンの
選択比を高くとることができるガス種を用いてＳｉＮ膜
１４のエッチングを行う工程を含んだ半導体装置の製造
方法を提供すること。 【解決手段】 ＳｉＮ膜１４をエッチングする際、ＣＦ
4 、０2 系の混合ガスまたはさらに不活性ガスを加えた
混合ガスでＳｉＮ膜１４の膜厚相当までエッチングした
後、ＣＦ4 、ＣＨＦ3 系の混合ガスまたはさらに不活性
ガスを加えた混合ガスでオ−バ−エッチングを行ってＳ
ｉＮマスク１４ａを形成する。
2 膜１２の３層構造において、ＳｉＮ／ポリシリコンの
選択比を高くとることができるガス種を用いてＳｉＮ膜
１４のエッチングを行う工程を含んだ半導体装置の製造
方法を提供すること。 【解決手段】 ＳｉＮ膜１４をエッチングする際、ＣＦ
4 、０2 系の混合ガスまたはさらに不活性ガスを加えた
混合ガスでＳｉＮ膜１４の膜厚相当までエッチングした
後、ＣＦ4 、ＣＨＦ3 系の混合ガスまたはさらに不活性
ガスを加えた混合ガスでオ−バ−エッチングを行ってＳ
ｉＮマスク１４ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には、ＳｉＮ膜のエッチング工程を
含んだ半導体装置の製造方法に関する。
法に関し、より詳細には、ＳｉＮ膜のエッチング工程を
含んだ半導体装置の製造方法に関する。
【０００２】
【従来の技術】隣接する素子を分離するために必要な素
子分離法として従来からＬＯＣＯＳ（Local Oxidation
of Silicon）法が用いられているが、酸化時に発生する
バーズビーク長が大きく微細化には不向きであり、高集
積化の障害となっている。ＬＯＣＯＳ法は、図５（ａ）
に示したようにＳｉＮ／ＳｉＯ2 の２層構造において、
ＳｉＮマスク１４ａがバリアとなり素子形成領域は酸化
が抑えられ、素子分離領域のみが選択的に酸化されるこ
とを利用した酸化膜形成方法である。ところが、ＳｉＮ
マスク１４ａの端部ではＯ2 が侵入してＳｉＯ2 が形成
されるので、前記端部が持ち上げられてバーズビーク状
に酸化され、素子分離領域がΔＷの長さだけ拡がってし
まう。バ−ズビ−ク長ΔＷの存在は、微細加工及び高集
積化を進める上で問題となる。
子分離法として従来からＬＯＣＯＳ（Local Oxidation
of Silicon）法が用いられているが、酸化時に発生する
バーズビーク長が大きく微細化には不向きであり、高集
積化の障害となっている。ＬＯＣＯＳ法は、図５（ａ）
に示したようにＳｉＮ／ＳｉＯ2 の２層構造において、
ＳｉＮマスク１４ａがバリアとなり素子形成領域は酸化
が抑えられ、素子分離領域のみが選択的に酸化されるこ
とを利用した酸化膜形成方法である。ところが、ＳｉＮ
マスク１４ａの端部ではＯ2 が侵入してＳｉＯ2 が形成
されるので、前記端部が持ち上げられてバーズビーク状
に酸化され、素子分離領域がΔＷの長さだけ拡がってし
まう。バ−ズビ−ク長ΔＷの存在は、微細加工及び高集
積化を進める上で問題となる。
【０００３】バーズビーク長ΔＷを抑えることを目的と
したＰＰＬ（Poly-Silicon Pad LOCOS）法が開発されて
いる。ＰＰＬ法は、図５（ｂ）に示したようにＳｉＮマ
スク１４ａとＳｉＯ2 膜（パッド酸化膜）１２との間に
ポリシリコン膜１３を挟み込んだ３層構造において、素
子分離膜１７中を拡散してきた酸素がポリシリコン膜１
３の酸化に消費されることを利用して横方向のバーズビ
ーク長ΔＷを抑えようとする酸化膜形成方法である。
したＰＰＬ（Poly-Silicon Pad LOCOS）法が開発されて
いる。ＰＰＬ法は、図５（ｂ）に示したようにＳｉＮマ
スク１４ａとＳｉＯ2 膜（パッド酸化膜）１２との間に
ポリシリコン膜１３を挟み込んだ３層構造において、素
子分離膜１７中を拡散してきた酸素がポリシリコン膜１
３の酸化に消費されることを利用して横方向のバーズビ
ーク長ΔＷを抑えようとする酸化膜形成方法である。
【０００４】
【発明が解決しようとする課題】ＳｉＮ／ＳｉＯ2 の２
層構造におけるＳｉＮ膜をエッチング処理する場合、Ｓ
Ｆ6 ガスまたはそれにＨｅ系の不活性ガスを加えた混合
ガスや、ＣＦ4 、Ｏ2 系ガスまたはそれにＡｒ系の不活
性ガスを加えた混合ガスでエッチング処理が行われてい
る。しかし、ＳｉＮ／ポリシリコン／ＳｉＯ2 の３層構
造におけるＳｉＮ膜をエッチング処理する場合には、Ｓ
ｉＮ膜のエッチャントであるＦラジカルがポリシリコン
膜のエッチャントでもあるために、前記２層構造の場合
と同様の混合ガスでエッチング処理してもＳｉＮ／ポリ
シリコンの選択比を高くとることができない。すなわ
ち、下地構造がＳｉＮ／ポリシリコン／ＳｉＯ2 の３層
構造となるＰＰＬ法の場合は、従来のＬＯＣＯＳ法の場
合と同様のエッチング条件ではＳｉＮ／ポリシリコンの
選択比を確保することができないという課題がある。
層構造におけるＳｉＮ膜をエッチング処理する場合、Ｓ
Ｆ6 ガスまたはそれにＨｅ系の不活性ガスを加えた混合
ガスや、ＣＦ4 、Ｏ2 系ガスまたはそれにＡｒ系の不活
性ガスを加えた混合ガスでエッチング処理が行われてい
る。しかし、ＳｉＮ／ポリシリコン／ＳｉＯ2 の３層構
造におけるＳｉＮ膜をエッチング処理する場合には、Ｓ
ｉＮ膜のエッチャントであるＦラジカルがポリシリコン
膜のエッチャントでもあるために、前記２層構造の場合
と同様の混合ガスでエッチング処理してもＳｉＮ／ポリ
シリコンの選択比を高くとることができない。すなわ
ち、下地構造がＳｉＮ／ポリシリコン／ＳｉＯ2 の３層
構造となるＰＰＬ法の場合は、従来のＬＯＣＯＳ法の場
合と同様のエッチング条件ではＳｉＮ／ポリシリコンの
選択比を確保することができないという課題がある。
【０００５】本発明は上記課題に鑑みなされたものであ
り、ＳｉＮ／ポリシリコン／ＳｉＯ2 の３層構造におい
て、ＳｉＮ／ポリシリコンの選択比を確保することがで
きるガス種を用いてＳｉＮ膜のエッチング処理を行うエ
ッチング工程を含む半導体装置の製造方法を提供するこ
とを目的としている。
り、ＳｉＮ／ポリシリコン／ＳｉＯ2 の３層構造におい
て、ＳｉＮ／ポリシリコンの選択比を確保することがで
きるガス種を用いてＳｉＮ膜のエッチング処理を行うエ
ッチング工程を含む半導体装置の製造方法を提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法（１）は、基板上
にＳｉＯ2 膜、ポリシリコン膜及びＳｉＮ膜を順次成膜
し、該ＳｉＮ膜上にレジストパタ−ンを形成した後、前
記ＳｉＮ膜をエッチングする際に、ＣＦ4 、ＣＨＦ3 の
混合ガスまたはさらに不活性ガスを加えた混合ガスを用
いる工程を含むことを特徴としている。
に本発明に係る半導体装置の製造方法（１）は、基板上
にＳｉＯ2 膜、ポリシリコン膜及びＳｉＮ膜を順次成膜
し、該ＳｉＮ膜上にレジストパタ−ンを形成した後、前
記ＳｉＮ膜をエッチングする際に、ＣＦ4 、ＣＨＦ3 の
混合ガスまたはさらに不活性ガスを加えた混合ガスを用
いる工程を含むことを特徴としている。
【０００７】また本発明に係る半導体装置の製造方法
（２）は、基板上にＳｉＯ2 膜、ポリシリコン膜および
ＳｉＮ膜を順次成膜し、該ＳｉＮ膜上にレジストパタ−
ンを形成した後、前記ＳｉＮ膜をエッチングする際、Ｃ
Ｆ4、Ｏ2 系ガスまたはさらに不活性ガスを加えた混合ガ
スでエッチングした後、ＣＦ4 、ＣＨＦ3 の混合ガスま
たはさらに不活性ガスを加えた混合ガスでエッチングす
る工程を含むことを特徴としている。
（２）は、基板上にＳｉＯ2 膜、ポリシリコン膜および
ＳｉＮ膜を順次成膜し、該ＳｉＮ膜上にレジストパタ−
ンを形成した後、前記ＳｉＮ膜をエッチングする際、Ｃ
Ｆ4、Ｏ2 系ガスまたはさらに不活性ガスを加えた混合ガ
スでエッチングした後、ＣＦ4 、ＣＨＦ3 の混合ガスま
たはさらに不活性ガスを加えた混合ガスでエッチングす
る工程を含むことを特徴としている。
【０００８】また本発明に係る半導体装置の製造方法
（３）は、上記半導体装置の製造方法（２）において、
ＳｉＮ膜をエッチングする際、ウエハの被エッチング面
積を６０％以上とすることを特徴としている。
（３）は、上記半導体装置の製造方法（２）において、
ＳｉＮ膜をエッチングする際、ウエハの被エッチング面
積を６０％以上とすることを特徴としている。
【０００９】
半導体装置の製造方法（１） ＣＦ4 、ＣＨＦ3 の混合ガスまたはさらに不活性ガスを
加えた混合ガスを用いると、ＳｉＮ／ポリシリコンの選
択比が確保される。また、ＣＦ4 、ＣＨＦ3 の混合ガス
またはさらに不活性ガスを加えた混合ガスでエッチング
を行うと、オ−バ−エッチング条件においてもポリシリ
コン膜をほとんどエッチングすることなく、ＳｉＮ膜を
完全にエッチングすることが可能である。その場合、Ｓ
ｉＮ膜の側壁にテ−パが形成され易いが、該テ−パ形状
のＳｉＮ膜をマスクとして用いれば、断線等を生じさせ
にくいテ−パ付きのコンタクトホ−ル等を形成すること
が可能になる。
加えた混合ガスを用いると、ＳｉＮ／ポリシリコンの選
択比が確保される。また、ＣＦ4 、ＣＨＦ3 の混合ガス
またはさらに不活性ガスを加えた混合ガスでエッチング
を行うと、オ−バ−エッチング条件においてもポリシリ
コン膜をほとんどエッチングすることなく、ＳｉＮ膜を
完全にエッチングすることが可能である。その場合、Ｓ
ｉＮ膜の側壁にテ−パが形成され易いが、該テ−パ形状
のＳｉＮ膜をマスクとして用いれば、断線等を生じさせ
にくいテ−パ付きのコンタクトホ−ル等を形成すること
が可能になる。
【００１０】半導体装置の製造方法（２）及び半導体装
置の製造方法（３） ＣＦ4 、ＣＨＦ3 系の混合ガスまたはさらに不活性ガス
を加えた混合ガスを用いてエッチングを行うと、ＳｉＮ
／ポリシリコンの選択比は確保されるが（この場合、選
択比は４．０である）、上記したようにＳｉＮ膜の側壁
にテ−パが付き易い。該テ−パは上記のようにコンタク
トホ−ル等の形成に利用することも可能であるが、テ−
パが付くと良くない場合もある。ＰＰＬ法によって素子
分離を行う場合、ＳｉＮ膜のエッチング形状が酸化され
た後の素子分離形状に反映されるので、パタ−ンサイズ
やパタ−ン密度によってＳｉＮ膜のエッチング形状が変
化しないことが望ましいが、前記テ−パ形状はパタ−ン
サイズ及びパタ−ン密度によってその角度が大きく変化
する。
置の製造方法（３） ＣＦ4 、ＣＨＦ3 系の混合ガスまたはさらに不活性ガス
を加えた混合ガスを用いてエッチングを行うと、ＳｉＮ
／ポリシリコンの選択比は確保されるが（この場合、選
択比は４．０である）、上記したようにＳｉＮ膜の側壁
にテ−パが付き易い。該テ−パは上記のようにコンタク
トホ−ル等の形成に利用することも可能であるが、テ−
パが付くと良くない場合もある。ＰＰＬ法によって素子
分離を行う場合、ＳｉＮ膜のエッチング形状が酸化され
た後の素子分離形状に反映されるので、パタ−ンサイズ
やパタ−ン密度によってＳｉＮ膜のエッチング形状が変
化しないことが望ましいが、前記テ−パ形状はパタ−ン
サイズ及びパタ−ン密度によってその角度が大きく変化
する。
【００１１】一方、ＣＦ4 、Ｏ2 系の混合ガスまたはさ
らに不活性ガスを加えた混合ガスを用いる場合、ＳｉＮ
／ポリシリコンの選択比を十分に確保することは困難で
あるが（この場合、選択比は２．８である）、ＣＦ4 、
ＣＨＦ3 系の混合ガスまたはさらに不活性ガスを加えた
混合ガスを用いる場合に比べると、パタ−ンサイズ及び
パタ−ン密度によってＳｉＮ膜のエッチング形状が変化
する度合いは遥かに小さい。
らに不活性ガスを加えた混合ガスを用いる場合、ＳｉＮ
／ポリシリコンの選択比を十分に確保することは困難で
あるが（この場合、選択比は２．８である）、ＣＦ4 、
ＣＨＦ3 系の混合ガスまたはさらに不活性ガスを加えた
混合ガスを用いる場合に比べると、パタ−ンサイズ及び
パタ−ン密度によってＳｉＮ膜のエッチング形状が変化
する度合いは遥かに小さい。
【００１２】これらのことを考慮して上記方法に係る半
導体装置の製造方法（２）及び半導体装置の製造方法
（３）にあっては、ＳｉＮ膜をエッチッグする際、最初
にパタ−ンサイズ及びパタ−ン密度によってエッチング
形状が変わらないＣＦ4 、Ｏ2系の混合ガスまたはさら
に不活性ガスを加えた混合ガスでエッチングを行った後
（１st step ）、ＳｉＮ／ポリシリコンの選択比を確保
することができるＣＦ4、ＣＨＦ3 系の混合ガスまたは
さらに不活性ガスを加えた混合ガスでエッチングが行わ
れる（2nd step) 。例えば、ＣＦ4 、Ｏ2 系の混合ガス
またはさらに不活性ガスを加えた混合ガスで、ＳｉＮデ
ポジション膜の膜厚相当までエッチングを行った後、次
に、ウエハ内の均一性と共に、ウエハ間のエッチングバ
ラツキを考慮したオーバーエッチングを、ＣＦ4 、ＣＨ
Ｆ3 系の混合ガスまたはさらに不活性ガスを加えた混合
ガスで行う。そうすると、良好なＳｉＮ膜のエッチング
形状を得ることができると共に、ＳｉＮ／ポリシリコン
の選択比を確保することができるエッチングを行うこと
が可能になる。
導体装置の製造方法（２）及び半導体装置の製造方法
（３）にあっては、ＳｉＮ膜をエッチッグする際、最初
にパタ−ンサイズ及びパタ−ン密度によってエッチング
形状が変わらないＣＦ4 、Ｏ2系の混合ガスまたはさら
に不活性ガスを加えた混合ガスでエッチングを行った後
（１st step ）、ＳｉＮ／ポリシリコンの選択比を確保
することができるＣＦ4、ＣＨＦ3 系の混合ガスまたは
さらに不活性ガスを加えた混合ガスでエッチングが行わ
れる（2nd step) 。例えば、ＣＦ4 、Ｏ2 系の混合ガス
またはさらに不活性ガスを加えた混合ガスで、ＳｉＮデ
ポジション膜の膜厚相当までエッチングを行った後、次
に、ウエハ内の均一性と共に、ウエハ間のエッチングバ
ラツキを考慮したオーバーエッチングを、ＣＦ4 、ＣＨ
Ｆ3 系の混合ガスまたはさらに不活性ガスを加えた混合
ガスで行う。そうすると、良好なＳｉＮ膜のエッチング
形状を得ることができると共に、ＳｉＮ／ポリシリコン
の選択比を確保することができるエッチングを行うこと
が可能になる。
【００１３】被エッチング面積（開口率）とテ−パ角と
の関係 1st stepエッチング条件での処理時間が長いほどエッチ
ング後の形状が順テ−パ気味になる。1st stepエッチン
グ条件では等方的にエッチングが進行するので、孤立パ
タ−ンの場合で６３°のテ−パ角しか得ることができな
い。しかし、表１に示したように、開口率が大きくなる
につれてウエハセンタとウエハ周辺とにおけるエッチレ
−トの差が小さくなる。ここで、表１に示した数値は、
1st stepは（ＣＦ4/Ｏ2/Ａｒ＝３０／２０／７００ｓｃ
ｃｍ）のエッチング条件で処理し、2nd stepは (ＣＦ4
／ＣＨＦ3 ／Ａｒ＝３０／１０／３００ｓｃｃｍ）のエ
ッチング条件で処理した結果を示したものである。
の関係 1st stepエッチング条件での処理時間が長いほどエッチ
ング後の形状が順テ−パ気味になる。1st stepエッチン
グ条件では等方的にエッチングが進行するので、孤立パ
タ−ンの場合で６３°のテ−パ角しか得ることができな
い。しかし、表１に示したように、開口率が大きくなる
につれてウエハセンタとウエハ周辺とにおけるエッチレ
−トの差が小さくなる。ここで、表１に示した数値は、
1st stepは（ＣＦ4/Ｏ2/Ａｒ＝３０／２０／７００ｓｃ
ｃｍ）のエッチング条件で処理し、2nd stepは (ＣＦ4
／ＣＨＦ3 ／Ａｒ＝３０／１０／３００ｓｃｃｍ）のエ
ッチング条件で処理した結果を示したものである。
【００１４】
【表１】
【００１５】開口率６０％及び７５％の場合、1st step
エッチング処理後には、表１に示したように、エッチレ
−トの小さいウエハ周辺でもＳｉＮ膜はほとんど残って
いない。この状態で、2nd stepのエッチング条件で２５
％のオ−バエッチング処理を施すと、1st stepでの等方
性エッチングにより順テ−パになっているレジストパタ
−ンに対してＣ−Ｆ系のデポジション物が付着し、前記
レジストパタ−ンの形状が回復する。そして、このレジ
ストパタ−ンをマスクにして残っているＳｉＮ膜をエッ
チングするので、開口率が６０％及び７５％の場合、2n
d stepエッチング後に、ＳｉＮ膜のテ−パ角は６３°か
ら７０°及び７１°にまで回復する。図４（ａ）に開口
率７５％の場合における1st step及び2nd step後のＳｉ
Ｎ膜１４のエッチング形状の模式的断面図を示す。図４
（ａ）において、実線は1st stepエッチング処理後の形
状を示し、破線は2nd stepエッチング処理後の形状を示
している。
エッチング処理後には、表１に示したように、エッチレ
−トの小さいウエハ周辺でもＳｉＮ膜はほとんど残って
いない。この状態で、2nd stepのエッチング条件で２５
％のオ−バエッチング処理を施すと、1st stepでの等方
性エッチングにより順テ−パになっているレジストパタ
−ンに対してＣ−Ｆ系のデポジション物が付着し、前記
レジストパタ−ンの形状が回復する。そして、このレジ
ストパタ−ンをマスクにして残っているＳｉＮ膜をエッ
チングするので、開口率が６０％及び７５％の場合、2n
d stepエッチング後に、ＳｉＮ膜のテ−パ角は６３°か
ら７０°及び７１°にまで回復する。図４（ａ）に開口
率７５％の場合における1st step及び2nd step後のＳｉ
Ｎ膜１４のエッチング形状の模式的断面図を示す。図４
（ａ）において、実線は1st stepエッチング処理後の形
状を示し、破線は2nd stepエッチング処理後の形状を示
している。
【００１６】しかしながら、開口率２５％の場合のよう
に、1st stepエッチング処理後に周辺に残っているＳｉ
Ｎ膜の膜厚が比較的多いと、2nd stepエッチング処理時
にレジストパタ−ンにより多くのＣ−Ｆ系デポジション
物が付着し、レジストパタ−ンが裾を引いた形状になる
ので、該レジストパタ−ンをマスクにしてエッチング処
理されるＳｉＮ膜１４も図４（ｂ）の破線で示したよう
に2nd stepエッチング処理終了後、 ポリシリコン膜上で
裾を引いた形状となる。なお、図４（ｂ）において、実
線は1st stepエッチング処理終了後の形状を示してい
る。
に、1st stepエッチング処理後に周辺に残っているＳｉ
Ｎ膜の膜厚が比較的多いと、2nd stepエッチング処理時
にレジストパタ−ンにより多くのＣ−Ｆ系デポジション
物が付着し、レジストパタ−ンが裾を引いた形状になる
ので、該レジストパタ−ンをマスクにしてエッチング処
理されるＳｉＮ膜１４も図４（ｂ）の破線で示したよう
に2nd stepエッチング処理終了後、 ポリシリコン膜上で
裾を引いた形状となる。なお、図４（ｂ）において、実
線は1st stepエッチング処理終了後の形状を示してい
る。
【００１７】以上説明したように、被エッチング面積
（開口率）が６０％以上あれば、ウエハセンタあるいは
ウエハ周辺に関係なく、2nd stepエッチング処理終了
後、７０°以上のテ−パ角を有する形状を得ることがで
きる。被エッチング面積（開口率）が６０％に満たない
場合は、ダミーパタ−ンを設けたり、ウエハ周辺の不要
なレジストを除去したりして被エッチング面積を６０％
以上とすれば良い。
（開口率）が６０％以上あれば、ウエハセンタあるいは
ウエハ周辺に関係なく、2nd stepエッチング処理終了
後、７０°以上のテ−パ角を有する形状を得ることがで
きる。被エッチング面積（開口率）が６０％に満たない
場合は、ダミーパタ−ンを設けたり、ウエハ周辺の不要
なレジストを除去したりして被エッチング面積を６０％
以上とすれば良い。
【００１８】なお、上記半導体装置の製造方法（２）及
び半導体装置の製造方法（３）において、ＣＦ4 、Ｏ2
系の混合ガスまたはさらに不活性ガスを加えた混合ガス
を用いたエッチング処理（1st step) 、及びＣＦ4 、Ｃ
ＨＦ3 系の混合ガスまたはさらに不活性ガスを加えた混
合ガスを用いたエッチング処理(2nd step)は、いずれも
同一のエッチング処理装置で処理することが可能であ
る。
び半導体装置の製造方法（３）において、ＣＦ4 、Ｏ2
系の混合ガスまたはさらに不活性ガスを加えた混合ガス
を用いたエッチング処理（1st step) 、及びＣＦ4 、Ｃ
ＨＦ3 系の混合ガスまたはさらに不活性ガスを加えた混
合ガスを用いたエッチング処理(2nd step)は、いずれも
同一のエッチング処理装置で処理することが可能であ
る。
【００１９】
【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。図１は実施例に係る
半導体装置の製造方法における各工程を模式的に示した
断面図である。
実施例を図面に基づいて説明する。図１は実施例に係る
半導体装置の製造方法における各工程を模式的に示した
断面図である。
【００２０】基板１１上に２００ÅのＳｉＯ2 膜１２、
５００Åのポリシリコン膜１３及び２０００ÅのＳｉＮ
膜１４を順次成膜する（工程（ａ））。次に、ＳｉＮ膜
１４上にレジストを塗布してレジスト膜１５を形成した
後、マスクパタ−ン１６を介してレジスト膜１５を露光
し（工程（ｂ））、レジストパタ−ン１５ａを形成する
（工程（ｃ））。次に、レジストパタ−ン１５ａをマス
クとして下地であるＳｉＮ膜１４をエッチングする。該
エッチングは、１st step と２nd step との２段階に分
けて行われる。
５００Åのポリシリコン膜１３及び２０００ÅのＳｉＮ
膜１４を順次成膜する（工程（ａ））。次に、ＳｉＮ膜
１４上にレジストを塗布してレジスト膜１５を形成した
後、マスクパタ−ン１６を介してレジスト膜１５を露光
し（工程（ｂ））、レジストパタ−ン１５ａを形成する
（工程（ｃ））。次に、レジストパタ−ン１５ａをマス
クとして下地であるＳｉＮ膜１４をエッチングする。該
エッチングは、１st step と２nd step との２段階に分
けて行われる。
【００２１】１st step ［開口率７５％］ 第１段階として、ＣＦ4 ：３０ｓｃｃｍ、Ｏ2 ：２０ｓ
ｃｃｍ、Ａｒ：７００ｓｃｃｍの割合の混合ガスを供給
し、ＳｉＮ膜１４が５％オ−バ−エッチングされる条件
で２１００Åエッチングされる時間（１４２ｓ（８８５
Å／ｍｉｎ））エッチング処理を行う。 ２nd step ［開口率７５％］ 第２段階として、ＣＦ4 ：３０ｓｃｃｍ、ＣＨＦ3 ：１
０ｓｃｃｍ、Ａｒ：３００ｓｃｃｍの割合の混合ガスを
供給し、ＳｉＮ膜１４が５００Åエッチングされる時間
（３１ｓ（９７６Å／ｍｉｎ））でオ−バ−エッチング
相当のエッチング処理を行い、ＳｉＮマスク１４ａを形
成する（工程（ｄ））。
ｃｃｍ、Ａｒ：７００ｓｃｃｍの割合の混合ガスを供給
し、ＳｉＮ膜１４が５％オ−バ−エッチングされる条件
で２１００Åエッチングされる時間（１４２ｓ（８８５
Å／ｍｉｎ））エッチング処理を行う。 ２nd step ［開口率７５％］ 第２段階として、ＣＦ4 ：３０ｓｃｃｍ、ＣＨＦ3 ：１
０ｓｃｃｍ、Ａｒ：３００ｓｃｃｍの割合の混合ガスを
供給し、ＳｉＮ膜１４が５００Åエッチングされる時間
（３１ｓ（９７６Å／ｍｉｎ））でオ−バ−エッチング
相当のエッチング処理を行い、ＳｉＮマスク１４ａを形
成する（工程（ｄ））。
【００２２】次に、酸化処理を行い素子分離膜１７を形
成する（工程（ｅ））。その後、ＳｉＮマスク１４ａを
ホットリン酸を用いたウェットエッチングにより除去
し、次いでポリシリコン膜１３をＣｌ2 、Ｏ2 を用いた
ドライエッチングにより除去し、ＰＰＬ法による素子分
離領域の形成を完成させる（工程（ｆ））。
成する（工程（ｅ））。その後、ＳｉＮマスク１４ａを
ホットリン酸を用いたウェットエッチングにより除去
し、次いでポリシリコン膜１３をＣｌ2 、Ｏ2 を用いた
ドライエッチングにより除去し、ＰＰＬ法による素子分
離領域の形成を完成させる（工程（ｆ））。
【００２３】なお、上記した１st step 及び２nd step
におけるエッチング処理は図２に示したエッチング装置
を用い、ＲＦ１００〜１５０Ｗ、電極間隔１．０ｃｍ、
試料温度０℃の条件で行った。図中、２１は上部電極を
示し、２２は下部電極を示し、２３は高周波電源（ＲＦ
電源）を示し、２４はガス導入口を示し、２５はウエハ
をそれぞれ示している。
におけるエッチング処理は図２に示したエッチング装置
を用い、ＲＦ１００〜１５０Ｗ、電極間隔１．０ｃｍ、
試料温度０℃の条件で行った。図中、２１は上部電極を
示し、２２は下部電極を示し、２３は高周波電源（ＲＦ
電源）を示し、２４はガス導入口を示し、２５はウエハ
をそれぞれ示している。
【００２４】
【表２】
【００２５】表２に示した値は、各エッチングガスで２
０００ÅのＳｉＮ膜１４をエッチング処理した場合の
０．６μｍ凸パタ−ンにおけるパターン密度によるＳｉ
Ｎマスク１４ａに形成されるＳｉＮテーパ角の大きさ及
びその変化を示したものである。ＣＦ4 ／ＣＨＦ3 ／Ａ
ｒ＝３０／１０／３００ｓｃｃｍの混合ガスでエッチン
グ処理した場合、密集パターンではテ−パ角が７２°と
なり、良好な形状が得られている。しかし、孤立パター
ンではテ−パ角が４５°とかなり順テ−パ気味になって
いる。これに対して、ＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０
／７００ｓｃｃｍの混合ガスでエッチング処理した場
合、密集パタ−ン及び孤立パタ−ンでテ−パ角がそれぞ
れ６８°、６３°となっており、パターン密度によりエ
ッチング形状はそれほど変化していない。このことから
分かるように、上記実施例に係る半導体装置の製造方法
でＳｉＮ膜１４をエッチングすれば、ＳｉＮマスク１４
ａのエッチング形状を良好に保つことができる。
０００ÅのＳｉＮ膜１４をエッチング処理した場合の
０．６μｍ凸パタ−ンにおけるパターン密度によるＳｉ
Ｎマスク１４ａに形成されるＳｉＮテーパ角の大きさ及
びその変化を示したものである。ＣＦ4 ／ＣＨＦ3 ／Ａ
ｒ＝３０／１０／３００ｓｃｃｍの混合ガスでエッチン
グ処理した場合、密集パターンではテ−パ角が７２°と
なり、良好な形状が得られている。しかし、孤立パター
ンではテ−パ角が４５°とかなり順テ−パ気味になって
いる。これに対して、ＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０
／７００ｓｃｃｍの混合ガスでエッチング処理した場
合、密集パタ−ン及び孤立パタ−ンでテ−パ角がそれぞ
れ６８°、６３°となっており、パターン密度によりエ
ッチング形状はそれほど変化していない。このことから
分かるように、上記実施例に係る半導体装置の製造方法
でＳｉＮ膜１４をエッチングすれば、ＳｉＮマスク１４
ａのエッチング形状を良好に保つことができる。
【００２６】また、ＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０／
７００ｓｃｃｍの混合ガスによるエッチングと、ＣＦ4
／ＣＨＦ3 ／Ａｒ＝３０／１０／３００ｓｃｃｍの混合
ガスによるエッチングとのエッチング処理条件（エッチ
ング処理時間等）を工夫するとＳｉＮマスク１４ａのエ
ッチング形状を制御することができる。図３に上記各エ
ッチングガスの処理時間を変えた場合（1st stepでＳｉ
Ｎ膜厚相当をエッチング）のＳｉＮマスク１４ａのテー
パ角を示す。図３はウェハ周辺部における０．６μｍの
パタ−ン形状におけるエッチング条件に対する依存性を
示したグラフであり、図中に○で示したグラフは孤立パ
タ−ンの場合を示し、●で示したグラフは密集パタ−ン
に相当するＬ＆Ｓパタ−ン（Ｌ＝０．６μｍ、Ｓ＝０．
６μｍ）の場合を示している。縦軸にＳｉＮテ−パ角度
（°）をとり、横軸に２０００ÅのＳｉＮ膜１４に対す
るＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０／７００ｓｃｃｍの
混合ガスによるオ−バ−エッチング量（％）で測ったエ
ッチング時間をとっている。
７００ｓｃｃｍの混合ガスによるエッチングと、ＣＦ4
／ＣＨＦ3 ／Ａｒ＝３０／１０／３００ｓｃｃｍの混合
ガスによるエッチングとのエッチング処理条件（エッチ
ング処理時間等）を工夫するとＳｉＮマスク１４ａのエ
ッチング形状を制御することができる。図３に上記各エ
ッチングガスの処理時間を変えた場合（1st stepでＳｉ
Ｎ膜厚相当をエッチング）のＳｉＮマスク１４ａのテー
パ角を示す。図３はウェハ周辺部における０．６μｍの
パタ−ン形状におけるエッチング条件に対する依存性を
示したグラフであり、図中に○で示したグラフは孤立パ
タ−ンの場合を示し、●で示したグラフは密集パタ−ン
に相当するＬ＆Ｓパタ−ン（Ｌ＝０．６μｍ、Ｓ＝０．
６μｍ）の場合を示している。縦軸にＳｉＮテ−パ角度
（°）をとり、横軸に２０００ÅのＳｉＮ膜１４に対す
るＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０／７００ｓｃｃｍの
混合ガスによるオ−バ−エッチング量（％）で測ったエ
ッチング時間をとっている。
【００２７】例えば、１st step のオ−バ−エッチング
量が３０％で、２nd step のオ−バ−エッチング量が０
％の場合、１st step の混合ガスが２０００ÅのＳｉＮ
膜１４を３０％エッチングするのに要する時間、すなわ
ち、ＳｉＮ膜１４を６００Åエッチングするのに要する
時間、１st step の混合ガスのみを用いてエッチング処
理した場合を示している。この場合は、１st step の混
合ガスのみを用いているので、ＳｉＮテ−パ角度は表２
に示したＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０／７００ｓｃ
ｃｍの混合ガスで処理した場合の値とほぼ一致する。ま
た、１st stepのオ−バエッチング量が５％で、２nd st
ep のオ−バエッチング量が２５％の場合、１st step
の混合ガスが２０００ÅのＳｉＮ膜１４を５％（１００
Å）エッチングするのに要する時間、１st step の混合
ガスでエッチング処理をし、２ndstep の混合ガスが２
０００ÅのＳｉＮ膜１４を２５％（５００Å）エッチン
グするのに要する時間、２nd step の混合ガスでエッチ
ング処理をした場合を示している。
量が３０％で、２nd step のオ−バ−エッチング量が０
％の場合、１st step の混合ガスが２０００ÅのＳｉＮ
膜１４を３０％エッチングするのに要する時間、すなわ
ち、ＳｉＮ膜１４を６００Åエッチングするのに要する
時間、１st step の混合ガスのみを用いてエッチング処
理した場合を示している。この場合は、１st step の混
合ガスのみを用いているので、ＳｉＮテ−パ角度は表２
に示したＣＦ4 ／Ｏ2 ／Ａｒ＝３０／２０／７００ｓｃ
ｃｍの混合ガスで処理した場合の値とほぼ一致する。ま
た、１st stepのオ−バエッチング量が５％で、２nd st
ep のオ−バエッチング量が２５％の場合、１st step
の混合ガスが２０００ÅのＳｉＮ膜１４を５％（１００
Å）エッチングするのに要する時間、１st step の混合
ガスでエッチング処理をし、２ndstep の混合ガスが２
０００ÅのＳｉＮ膜１４を２５％（５００Å）エッチン
グするのに要する時間、２nd step の混合ガスでエッチ
ング処理をした場合を示している。
【００２８】１st step でＣＦ4 ／Ｏ2 ／Ａｒ＝３０／
２０／７００ｓｃｃｍの混合ガスでエッチング処理を行
う場合、該エッチングは等方的に進行し、しかもＯ2 ガ
スでレジストパタ−ン１５ａをエッチングしながらＳｉ
Ｎ膜１４のエッチングが行われるので、レジストパタ−
ン１５ａの側壁が削られ、レジストパタ−ン１５ａの形
状が崩れる。適当なところで、２nd step であるＣＦ4
／ＣＨＦ3 ／Ａｒ＝３０／１０／３００ｓｃｃｍの混合
ガスでのエッチング処理に切り替えると、レジストパタ
−ン１５ａの前記削られた側壁にＣ−Ｆ系のデポジショ
ン物が付着し、レジストパタ−ン１５ａの形状が回復す
る。レジストパタ−ン１５ａの形状が回復すると、結果
としてＳｉＮ膜１４のエッチング後に形成されるＳｉＮ
マスク１４ａの形状が良くなる。図３から明らかなよう
に、２nd step のオ−バ−エッチング量が増えるにした
がってＳｉＮテ−パ角度が鋭くなり、エッチング形状が
改善されている。
２０／７００ｓｃｃｍの混合ガスでエッチング処理を行
う場合、該エッチングは等方的に進行し、しかもＯ2 ガ
スでレジストパタ−ン１５ａをエッチングしながらＳｉ
Ｎ膜１４のエッチングが行われるので、レジストパタ−
ン１５ａの側壁が削られ、レジストパタ−ン１５ａの形
状が崩れる。適当なところで、２nd step であるＣＦ4
／ＣＨＦ3 ／Ａｒ＝３０／１０／３００ｓｃｃｍの混合
ガスでのエッチング処理に切り替えると、レジストパタ
−ン１５ａの前記削られた側壁にＣ−Ｆ系のデポジショ
ン物が付着し、レジストパタ−ン１５ａの形状が回復す
る。レジストパタ−ン１５ａの形状が回復すると、結果
としてＳｉＮ膜１４のエッチング後に形成されるＳｉＮ
マスク１４ａの形状が良くなる。図３から明らかなよう
に、２nd step のオ−バ−エッチング量が増えるにした
がってＳｉＮテ−パ角度が鋭くなり、エッチング形状が
改善されている。
【００２９】また、図３に示したように、Ｌ＆Ｓパタ−
ンに較べて孤立パタ−ンのテ−パ角は悪くなっている。
Ｌ＆Ｓパタ−ンに較べて孤立パタ−ンの場合、エッチン
グされるのに必要なエッチャントを多く必要とするの
で、エッチレ−トが低下する。これにより、１st step
エッチング処理後のＳｉＮ膜の残膜が厚くなる一方で、
2nd stepでエッチングされる量が多くなるので、Ｌ＆Ｓ
パタ−ンに較べてテ−パ形状が悪くなる。該形状の悪化
は、とりわけ、エッチレ−トが低下するウエハ周辺にお
いて顕著になる。しかし、表１に示したように、開口率
を増加させるとウエハセンタとウエハ周辺とのエッチレ
−トの差が緩和され、ウエハ周辺における1st stepエッ
チング処理後の残膜が薄くなり、2nd stepでエッチング
される量が少なくなるので、テ−パ形状が良くなる。開
口率（被エッチング面積）が６０％以上である条件で1s
t step及び2nd stepのエッチング処理を行うと、７０°
以上のテ−パ角を有する形状を得ることができる。
ンに較べて孤立パタ−ンのテ−パ角は悪くなっている。
Ｌ＆Ｓパタ−ンに較べて孤立パタ−ンの場合、エッチン
グされるのに必要なエッチャントを多く必要とするの
で、エッチレ−トが低下する。これにより、１st step
エッチング処理後のＳｉＮ膜の残膜が厚くなる一方で、
2nd stepでエッチングされる量が多くなるので、Ｌ＆Ｓ
パタ−ンに較べてテ−パ形状が悪くなる。該形状の悪化
は、とりわけ、エッチレ−トが低下するウエハ周辺にお
いて顕著になる。しかし、表１に示したように、開口率
を増加させるとウエハセンタとウエハ周辺とのエッチレ
−トの差が緩和され、ウエハ周辺における1st stepエッ
チング処理後の残膜が薄くなり、2nd stepでエッチング
される量が少なくなるので、テ−パ形状が良くなる。開
口率（被エッチング面積）が６０％以上である条件で1s
t step及び2nd stepのエッチング処理を行うと、７０°
以上のテ−パ角を有する形状を得ることができる。
【００３０】以上説明したように実施例に係る半導体装
置の製造方法にあっては、１st step でＣＦ4 ／Ｏ2 ／
Ａｒ＝３０／２０／７００ｓｃｃｍの混合ガスを用いて
ＳｉＮ膜１４を５％オ−バ−エッチングされる２１００
Åエッチングするのに要する時間、エッチングを行った
後、２nd step でＣＦ4 ／ＣＨＦ3 ／Ａｒ＝３０／１０
／３００ｓｃｃｍの混合ガスを用いてＳｉＮ膜１４を５
００Åエッチングするのに要する時間、オ−バ−エッチ
ングを行なう。これにより、ＳｉＮマスク１４ａの形状
を良好に保つことができる。また、ＳｉＮマスク１４ａ
の形状がパタ−ン密度による影響を受けにくくなり、酸
化処理後における素子分離膜形状のバラツキを抑えるこ
とができ、素子分離工程の信頼性を向上させることがで
きる。また、ＳｉＮ／ポリシリコンの選択比を高くとる
ことができるので、オ−バ−エッチングによるポリシリ
コン膜１３の膜減りを抑えることができる。
置の製造方法にあっては、１st step でＣＦ4 ／Ｏ2 ／
Ａｒ＝３０／２０／７００ｓｃｃｍの混合ガスを用いて
ＳｉＮ膜１４を５％オ−バ−エッチングされる２１００
Åエッチングするのに要する時間、エッチングを行った
後、２nd step でＣＦ4 ／ＣＨＦ3 ／Ａｒ＝３０／１０
／３００ｓｃｃｍの混合ガスを用いてＳｉＮ膜１４を５
００Åエッチングするのに要する時間、オ−バ−エッチ
ングを行なう。これにより、ＳｉＮマスク１４ａの形状
を良好に保つことができる。また、ＳｉＮマスク１４ａ
の形状がパタ−ン密度による影響を受けにくくなり、酸
化処理後における素子分離膜形状のバラツキを抑えるこ
とができ、素子分離工程の信頼性を向上させることがで
きる。また、ＳｉＮ／ポリシリコンの選択比を高くとる
ことができるので、オ−バ−エッチングによるポリシリ
コン膜１３の膜減りを抑えることができる。
【００３１】
【発明の効果】以上詳述したように本発明に係る半導体
装置の製造方法（１）にあっては、基板上にＳｉＯ2
膜、ポリシリコン膜、およびＳｉＮ膜を順次成膜し、該
ＳｉＮ膜上にレジストパタ−ンを形成した後、前記Ｓｉ
Ｎ膜をエッチングする際に、ＣＦ4 、ＣＨＦ3 の混合ガ
スまたはさらに不活性ガスを加えた混合ガスを用いる工
程を含むので、ＳｉＮ／ポリシリコンの選択比を確保す
ることができる。
装置の製造方法（１）にあっては、基板上にＳｉＯ2
膜、ポリシリコン膜、およびＳｉＮ膜を順次成膜し、該
ＳｉＮ膜上にレジストパタ−ンを形成した後、前記Ｓｉ
Ｎ膜をエッチングする際に、ＣＦ4 、ＣＨＦ3 の混合ガ
スまたはさらに不活性ガスを加えた混合ガスを用いる工
程を含むので、ＳｉＮ／ポリシリコンの選択比を確保す
ることができる。
【００３２】また本発明に係る半導体装置の製造方法
（２）にあっては、基板上にＳｉＯ2膜、ポリシリコン
膜、およびＳｉＮ膜を順次成膜し、該ＳｉＮ膜上にレジ
ストパタ−ンを形成した後、前記ＳｉＮ膜をエッチング
する際、ＣＦ4 、Ｏ2 系の混合ガスまたはさらに不活性
ガスを加えた混合ガスでエッチングした後、ＣＦ4 、Ｃ
ＨＦ3 系の混合ガスまたはさらに不活性ガスを加えた混
合ガスでエッチングする工程を含むので、エッチング処
理後のＳｉＮ膜の形状を改善することができる。また、
エッチング処理後のＳｉＮ膜の形状がパタ−ン密度に対
して影響を受けにくくなり、酸化処理後の素子分離膜形
状にバラツキがなくなり工程の信頼性を向上させること
ができる。さらに、ＳｉＮ／ポリシリコンの選択比を高
くとることができるので、エッチング処理時のオーバー
エッチングによるポリシリコン膜の膜減りを抑えること
ができ、プロセス工程を構築する際に負荷がかからな
い。
（２）にあっては、基板上にＳｉＯ2膜、ポリシリコン
膜、およびＳｉＮ膜を順次成膜し、該ＳｉＮ膜上にレジ
ストパタ−ンを形成した後、前記ＳｉＮ膜をエッチング
する際、ＣＦ4 、Ｏ2 系の混合ガスまたはさらに不活性
ガスを加えた混合ガスでエッチングした後、ＣＦ4 、Ｃ
ＨＦ3 系の混合ガスまたはさらに不活性ガスを加えた混
合ガスでエッチングする工程を含むので、エッチング処
理後のＳｉＮ膜の形状を改善することができる。また、
エッチング処理後のＳｉＮ膜の形状がパタ−ン密度に対
して影響を受けにくくなり、酸化処理後の素子分離膜形
状にバラツキがなくなり工程の信頼性を向上させること
ができる。さらに、ＳｉＮ／ポリシリコンの選択比を高
くとることができるので、エッチング処理時のオーバー
エッチングによるポリシリコン膜の膜減りを抑えること
ができ、プロセス工程を構築する際に負荷がかからな
い。
【００３３】また本発明に係る半導体装置の製造方法
（３）にあっては、上記半導体装置の製造方法（２）に
おいて、ＳｉＮ膜をエッチングする際、ウエハの被エッ
チング面積を６０％以上とするので、ウエハセンタある
いはウエハ周辺にかかわりなくまた孤立パタ−ンあるい
はＬ＆Ｓパタ−ンにかかわりなく、良好なテ−パ形状を
得ることができる。
（３）にあっては、上記半導体装置の製造方法（２）に
おいて、ＳｉＮ膜をエッチングする際、ウエハの被エッ
チング面積を６０％以上とするので、ウエハセンタある
いはウエハ周辺にかかわりなくまた孤立パタ−ンあるい
はＬ＆Ｓパタ−ンにかかわりなく、良好なテ−パ形状を
得ることができる。
【図１】（ａ）〜（ｆ）は本発明の実施例に係る半導体
装置の製造方法を用いた素子分離工程における各工程を
模式的に示した断面図である。
装置の製造方法を用いた素子分離工程における各工程を
模式的に示した断面図である。
【図２】実施例に係る半導体装置の製造方法におけるエ
ッチング処理工程に使用したエッチング装置を示した概
略断面図である。
ッチング処理工程に使用したエッチング装置を示した概
略断面図である。
【図３】ＳｉＮテ−パ角と１st step と２nd step のエ
ッチング処理時間との関係を概略的に示したグラフであ
る。
ッチング処理時間との関係を概略的に示したグラフであ
る。
【図４】1st step及び2nd stepエッチング処理後テ−パ
形状を示した模式的断面図であり、（ａ）は開口率７５
％の場合を示し、（ｂ）は開口率２５％の場合を示して
いる。
形状を示した模式的断面図であり、（ａ）は開口率７５
％の場合を示し、（ｂ）は開口率２５％の場合を示して
いる。
【図５】（ａ）はＬＯＣＯＳ法による酸化後の素子分離
形状を模式的に示した断面図であり、（ｂ）はＰＰＬ法
による酸化後の素子分離形状を模式的に示した断面図で
ある。
形状を模式的に示した断面図であり、（ｂ）はＰＰＬ法
による酸化後の素子分離形状を模式的に示した断面図で
ある。
１１ 基板 １２ ＳｉＯ2 膜 １３ ポリシリコン膜 １４ ＳｉＮ膜 １４ａ ＳｉＮマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8418−4Ｍ Ｈ０１Ｌ 21/94 Ａ
Claims (3)
- 【請求項１】 基板上にＳｉＯ2 膜、ポリシリコン膜、
およびＳｉＮ膜を順次成膜し、該ＳｉＮ膜上にレジスト
パターンを形成した後、前記ＳｉＮ膜をエッチングする
際に、ＣＦ4 、ＣＨＦ3 の混合ガスまたはさらに不活性
ガスを加えた混合ガスを用いる工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 基板上にＳｉＯ2 膜、ポリシリコン膜、
およびＳｉＮ膜を順次成膜し、該ＳｉＮ膜上にレジスト
パタ−ンを形成した後、前記ＳｉＮ膜をエッチングする
際、ＣＦ4 、Ｏ2 系ガスまたはさらに不活性ガスを加え
た混合ガスでエッチングした後、ＣＦ4 、ＣＨＦ3 系ガ
スまたはさらに不活性ガスを加えた混合ガスでエッチン
グする工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 ＳｉＮ膜をエッチングする際、ウエハの
被エッチング面積を６０％以上とすることを特徴とする
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589895A JP3243975B2 (ja) | 1994-08-17 | 1995-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19309094 | 1994-08-17 | ||
| JP6-193090 | 1994-08-17 | ||
| JP20589895A JP3243975B2 (ja) | 1994-08-17 | 1995-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111405A true JPH08111405A (ja) | 1996-04-30 |
| JP3243975B2 JP3243975B2 (ja) | 2002-01-07 |
Family
ID=26507685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20589895A Expired - Fee Related JP3243975B2 (ja) | 1994-08-17 | 1995-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243975B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44292E1 (en) | 1997-02-25 | 2013-06-11 | Fujitsu Semiconductor Limited | Method of etching silicon nitride by a mixture of CH2F2, CH3F or CHF3 and an inert gas |
| CN108885989A (zh) * | 2016-03-30 | 2018-11-23 | 东京毅力科创株式会社 | 用于处理氮化物结构而没有二氧化硅沉积的方法和装置 |
-
1995
- 1995-08-11 JP JP20589895A patent/JP3243975B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44292E1 (en) | 1997-02-25 | 2013-06-11 | Fujitsu Semiconductor Limited | Method of etching silicon nitride by a mixture of CH2F2, CH3F or CHF3 and an inert gas |
| CN108885989A (zh) * | 2016-03-30 | 2018-11-23 | 东京毅力科创株式会社 | 用于处理氮化物结构而没有二氧化硅沉积的方法和装置 |
| CN108885989B (zh) * | 2016-03-30 | 2023-06-13 | 东京毅力科创株式会社 | 用于处理氮化物结构而没有二氧化硅沉积的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3243975B2 (ja) | 2002-01-07 |
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