JP2009514213A - 犠牲マスキング構造を用いた半導体装置の製造方法 - Google Patents

Abstract

犠牲マスキング構造（５０）を用いた半導体装置（１０）の製造方法を提供する。半導体デバイスは半導体基板（１２）から形成され、誘電材料からなる層（４０）は半導体基板（４０）および半導体デバイスの上に形成される。誘電材料からなる層（４０）は、半導体基板（１２）上に直接に形成される場合もあれば、中間層によって半導体基板（１２）から間隔があいている場合もある。側壁を有するポストまたは凸部（５０）が、誘電材料からなる層（４０）から形成される。好ましくは誘電材料からなる層（４０）とは異なる電気絶縁材料（５２）がポスト（５０）の側壁に隣接して形成される。電気絶縁材料（５２）は平坦化され、ポスト（５０）が除去されて、半導体デバイスの一部または中間層材料の一部を露出させ得る開口を形成する。導電性材料が開口に形成される。

Description

発明の分野
この発明は概して半導体装置に関し、より特定的には、半導体装置において用いられるマスキング層に関する。

発明の背景
半導体装置の製造業者は、製造コストを下げながら製品の性能を上げようと絶えず努力している。マイクロプロセッサおよびメモリ素子などの半導体装置が何百万個ものトランジスタまたはデバイスを含み得るので、性能を上げかつ製造コストを下げるために１つには半導体装置を構成するトランジスタの大きさを縮小することに焦点が当てられてきた。当業者が認識しているように、典型的な半導体の製造プロセスフローは、フォトリソグラフィ、エッチングおよび材料の堆積を含む一連のステップを伴う。しかしながら、半導体デバイスを小さくするにつれて、フォトレジストの解像度およびエッチング能力の限界ゆえに光リソグラフィを用いることはますます困難になる。これらの問題は、より新しいフォトレジストの選択性が不十分であることおよびプラズマエッチングプロセスに耐えることができないことによって、さらに複雑になる。

したがって、半導体デバイス、およびフォトリソグラフィを用いて半導体デバイスの大きさを減少させるための方法を有することが有利であろう。この構造および方法が、コストおよび時間効率の良いものであり、かつ、半導体装置の製造プロセスと互換性があることがさらに有利であろう。

発明の概要
この発明は、半導体装置の製造方法を提供することによって上記の必要性を満たす。一実施例に従って、この発明は、基板を設けることと、基板上に誘電材料からなる第１の層を形成することとを備える方法を含む。少なくとも１つの誘電体凸部は、誘電材料からなる第１の層から形成される。硬質マスク材料は少なくとも１つの誘電体凸部に隣接して形成され、硬質マスク材料は誘電材料からなる第１の層とは異なっている。少なくとも１つの誘電体凸部の部分は除去される。

別の実施例に従って、この発明は、誘電材料からなる層から１つ以上の凸部を形成することを備える半導体装置の製造方法を含み、１つ以上の凸部の各凸部は側壁を有する。材料は１つ以上の凸部のうちの少なくとも１つに隣接して形成される。少なくとも１つ以上の凸部の部分は除去される。

別の実施例に従って、この発明は、誘電材料を提供することと、誘電材料から犠牲マスキング構造を形成することとを備える半導体装置の製造方法を含む。絶縁材料は犠牲マスキング構造に隣接して形成される。犠牲マスキング構造は導電性材料と置換えられる。

この発明は、添付の図面の図とともに以下の詳細な説明を読むことからよりよく理解され、図中、同様の参照符号は同様の要素を示す。

詳細な説明
概して、この発明は、エッチング止めおよび使い捨てのマスキング機構として用いるのに好適な１つ以上のポストを有する半導体装置、および半導体装置の製造方法を提供する。この発明の一局面に従って、１つ以上のポストが、誘電材料からなる層から形成される。誘電材料からなる層とは異なる材料が、１つ以上のポストに隣接して、および１つ以上のポスト上に形成される。材料は、エッチング止め機構として１つ以上のポストを用いて平坦化される。ポストは、誘電材料からなる層に開口またはトレンチを残して除去される。ポストは、除去することができるので、犠牲的な機構または使い捨てのマスキング機構もしくは構造とも称される。導電性材料がトレンチに形成される。導電性材料は、電気接点、電気的な相互接続部などとして機能し得る。

図１は、この発明の実施例に従う製造中の半導体装置１０の拡大断面側面図である。図１に示すのは、半導体デバイス１４が作製された半導体基板１２の一部である。半導体デバイス１４は、シャロートレンチアイソレーション（Shallow Trench Isolation）（ＳＴＩ）構造１５によって半導体基板１２の他の領域から電気的に隔離される。半導体基板１２は主表面１６を有する。一例として、半導体デバイス１４は、ゲート構造１８、ソース領域２０、ソース延長領域２１、ドレイン領域２２、およびドレイン延長領域２３を含む絶縁ゲート電界効果トランジスタである。ゲート構造１８は、側壁２４および２６と上面２８とを有し、主表面１６上に堆積されたゲート誘電体３２上に堆積されたゲート電極３０を備える。スペーサ３６および３８は、それぞれ側壁２４および２６に隣接している。ソース領域２０は、横方向にスペーサ３６に隣接する主表面１６の一部から半導体基板１２の中に延在しており、ドレイン領域２２は、横方向にスペーサ３８に隣接する主表面１６の一部から半導体基板１２の中に延在している。ソース延長領域２１は、横方向に側壁２４に隣接する主表面１６の一部から半導体基板１２の中に延在しており、ドレイン延長領域２３は、横方向に側壁２６に隣接する主表面１６の一部から半導体基板１２の中に延在している。示さないが、半導体デバイス１４はソースおよびドレインハロー（halo）領域を有していてもよい。ソースおよびドレイン領域ならびにソースおよびドレインハロー領域は対称的である場合もあれば、非対称的である場合もある。すなわち、ソース延長領域は存在するがドレイン延長領域は存在しなくてもよく、もしくは逆の場合もあり得る。または、ソースハロー領域は存在するがドレインハロー領域は存在しなくてもよく、もしくは逆の場合もあり得る。シリサイド層３４はゲート電極３０の部分から形成され、シリサイド層３７はソース領域２０の部分から形成され、シリサイド層３９はドレイン領域２２の部分から形成される。シリサイド層３４、３７および３９はシリサイド化領域とも称される。半導体デバイス１４は絶縁ゲート電界効果トランジスタに限定されず、たとえば相補型絶縁ゲート電界効果トランジスタ、バイポーラ接合トランジスタ、接合電界効果トランジスタなどの任意の能動素子、およびたとえば抵抗器、キャパシタ、インダクタなどの任意の受動素子であってもよい。同様に、半導体基板１２の材料はこの発明の限定事項ではない。基板１２は、シリコン、セミコンダクタ−オン−インシュレータ（Semiconductor-On-Insulator）（ＳＯＩ）、セミコンダクタ−オン−サファイア（Semiconductor-On-Sapphire）（ＳＯＳ）、シリコンゲルマニウム、ゲルマニウム、シリコン基板上に形成されたシリコンからなるエピタキシャル層などであり得る。さらに、半導体基板１２は、ガリウム砒素、リン化インジウムなどの化合物半導体材料から構成されてもよい。絶縁ゲート電界効果トランジスタ１４などの半導体デバイスの製造手法は当業者に公知である。

表面４２を有しかつ厚さが約４，０００オングストローム（Å）から約１０，０００Åの範囲の誘電材料４０が、半導体基板１２、半導体デバイス１４およびＳＴＩ隔離構造１５上に形成される。誘電体層４０に好適な材料は、たとえば二酸化ケイ素、窒化ケイ素などの高誘電率（高κ）無機誘電材料、たとえば水素化酸化シリコン炭素材料などの有機高κ誘電材料、たとえばポリイミド、スピンオンポリマー、ポリ（アリレンエーテル）（poly(arylene) ether）（ＰＡＥ）、パリレン、キセロゲル、フッ素化芳香族エーテル（fluorinated aromatic ether）（ＦＬＡＲＥ）、フッ素化ポリイミド（fluorinated polyimi
de）（ＦＰＩ）、高濃度ＳｉＬＫ、多孔性ＳｉＬＫ（ｐ−ＳｉＬＫ）、ポリテトラフルオロエチレン、ベンゾシクロブテン（benzocyclobutene）（ＢＣＢ）などの有機低誘電率（低κ）誘電材料、およびたとえば水素シルセスキオキサン（hydrogen silsesquioxane）（ＨＳＱ）、メチルシルセスキオキサン（methyl silsesquioxane）（ＭＳＱ）、フッ素化ガラス、ＮＡＮＯＧＬＡＳＳなどの無機低κ誘電材料を含む。誘電体層４０のための誘電材料の種類はこの発明の限定事項ではなく、他の有機および無機誘電材料を用いてもよいことを理解すべきである。同様に、誘電体層４０の形成方法はこの発明の限定事項ではない。たとえば、スピンオンコーティング、化学気相成長(Chemical Vapor Deposition）（ＣＶＤ）、プラズマ化学気相成長（Plasma Enhanced Chemical Vapor Deposition）（ＰＥＣＶＤ）、または物理蒸着（Physical Vapor Deposition）（ＰＶＤ）を用いて絶縁層４０を形成してもよい。

誘電体層４０は平坦化され、フォトレジストの層４４が上に形成される。好ましくは、フォトレジスト層４４のフォトレジストはネガ型のフォトレジストである。ネガ型のフォトレジストを用いる利点は、コンタクトホールの代わりにコンタクトポストを撮像できることである。

ここで図２を参照して、フォトレジストの層４４は紫外線（Ultraviolet）（ＵＶ）光に露光され、現像される。ネガ型のフォトレジストの場合、ＵＶ光に露光されないフォトレジストの部分は現像液に溶解し、現像プロセス中に除去される。したがって、フォトレジスト層４４の露光および現像は、誘電体層４０の上にフォトレジスト層４４の部分４６および開口４７を残す。部分４６および開口４７は協働して、エッチングマスク４８を形成する。部分４６は、部分４６が形成される誘電体層４０の領域を保護する。

ここで図３を参照して、エッチングマスク４８の部分４６によって保護されない誘電体層４０の露光された部分は好ましくは、たとえば異方性の反応性イオンエッチングを用いて異方的にエッチングされる。代替的に、誘電体層４４の露光された部分は湿式化学エッチングを用いて等方的にエッチングされ得る。一実施例に従って、異方性の反応性イオンエッチングは、約５００Åから約２，０００Åの範囲で表面４２から誘電体層４０の中に延在するトレンチ４９を形成する、時間を定めたエッチングである。言い換えると、異方性エッチングは、誘電体層４０から複数のポストまたは柱状部５０を形成し、トレンチ４９はポスト５０の間にあるかまたはポスト５０に隣接している。一実施例に従って、複数のポスト５０のうちポスト５０Ａはゲート構造１８の上に形成され、複数のポスト５０のうちポスト５０Ｂはソース領域２０の上に形成され、複数のポスト５０のうちポスト５０Ｃはドレイン領域２２の上に形成される。エッチングは、シリサイド層３４、３７および３９の上に誘電体層４０の部分を残して終了し、シリサイド層３４、３７および３９は、ゲート構造１８、ソース領域２０およびドレイン領域２２を電気的に隔離する。明確にする目的で、文字Ａ、ＢおよびＣは、複数のポスト５０のうち特定のポストを識別するために参照符号５０に付加されていることを理解すべきである。

ここで図４を参照して、アモルファスシリコンからなる層５２が誘電体層４０上に形成される。すなわち、アモルファスシリコン層５２がポスト５０上に形成され、トレンチ４９を充填するかまたは部分的に充填する。アモルファスシリコン層５２は硬質マスクとして機能する。好ましくは、アモルファスシリコン層５２は、ポスト５０を形成する際に除去される誘電体層４０の厚さよりも厚い。さらに好ましくは、アモルファスシリコン層５２は、ポスト５０を形成する際に除去される誘電体層４０の部分の厚さの少なくとも２倍厚い。一例として、表面４２の上のアモルファスシリコン層５２の部分の厚さは、約１，０００Åから約４，０００Åの範囲に及ぶ。なお、層５２の材料の種類はアモルファスシリコンに限定されない。層５２のための材料のエッチング速度は、誘電体層４０の材料のエッチング速度とは異なるように選択される。たとえば、誘電体層４０が二酸化ケイ素で
ある場合には、層５２は窒化ケイ素であってもよい。層５２のための他の好適な材料は、タングステンシリコン、窒化チタンなどを含む。誘電体層４０が低κ誘電材料である場合、層５２は酸窒化ケイ素であってもよい。

ここで図５を参照して、アモルファスシリコン層５２は、たとえば誘電体層４０に対して高い選択性を有する化学的機械的研磨（Chemical Mechanical Polishing）（ＣＭＰ）手法を用いて平坦化される。したがって、平坦化は、誘電体層４０上で終了し、平坦化された表面５４を形成する。特に、平坦化は、誘電体層４０から形成されたポスト５０上で終了する。平坦化後、アモルファスシリコン層５２の部分５６がトレンチ４９にとどまる。当業者が認識しているように、化学的機械的研磨は化学的機械的平坦化とも称される。他の好適な平坦化手法は、電解研磨、電気化学研磨、化学研磨、および化学的に強化された平坦化を含む。

ここで図６を参照して、たとえば反応性イオンエッチングなどの乾式エッチングを用いてポスト５０Ａ、５０Ｂおよび５０Ｃが除去される。ポスト５０Ａ、５０Ｂおよび５０Ｃが除去されることによって、コンタクト開口５８Ａ、５８Ｂおよび５８Ｃが形成され、コンタクト開口５８Ａ、５８Ｂおよび５８Ｃは、ゲート電極１８、ソース領域２０およびドレイン領域２２のシリサイド層３４、３７および３９をそれぞれ露出させる。コンタクト開口５８Ａは側壁５９Ａと平坦面６１Ａとを有し、コンタクト開口５８Ｂは側壁５９Ｂと平坦面６１Ｂとを有し、コンタクト開口５８Ｃは側壁５９Ｃと平坦面６１Ｃとを有する。一実施例に従って、シリサイド層３４、３７および３９はそれぞれ平坦面６１Ａ、６１Ｂおよび６１Ｃとして機能する。

ここで図７を参照して、厚さが約２００Åから約３５０Åの範囲の窒化チタンからなる層６０がアモルファスシリコン層５６上および開口５８Ａ、５８Ｂおよび５８Ｃの側壁５９Ａ、５９Ｂおよび５９Ｃ上にそれぞれに形成される。窒化チタン層６０は、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、スパッタリング、蒸着などを用いて形成されてもよい。好ましくは、窒化チタン層６０はアモルファスシリコン層５６上および側壁５９Ａ、５９Ｂおよび５９Ｃ上に等角に堆積されて、バリアを裏打ちした開口を形成する。窒化チタン層６０はバリア層として機能して、後に堆積される金属からの、誘電体層４０、アモルファスシリコン層５６および半導体デバイス１４の中への拡散を防ぐ。さらに、窒化チタン層６０は、シリサイド層３４、３７および３９に対して低い接触抵抗を与える。バリア層６０のための他の好適な材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タンタルがタンタルと開口部５８Ａ、５８Ｂおよび５８Ｃの表面との間に挟まれる場合にはタンタル（Ｔａ）および窒化タンタル（ＴａＮ）の組合せ、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、および耐熱金属窒化物、耐熱金属カーバイドまたは耐熱金属ホウ化物などの耐熱金属化合物を含む。

たとえばタングステンなどの導電性材料からなる膜または層６２が、バリア層６０上に形成され、好ましくは開口５８Ａ、５８Ｂおよび５８Ｃを充填し、それによって、金属が充填された、バリアを裏打ちした開口を形成する。代替的に、層６２は銅であってもよい。

ここで図８を参照して、たとえば誘電体層４０に対して高い選択性を有するＣＭＰ手法を用いてタングステン層６２が平坦化されて、平坦な表面５７を形成する。したがって、平坦化によってアモルファスシリコン層５６は除去される。平坦化後、バリア層６０の部分６４および銅膜６２の部分６６が開口５８Ａにとどまってコンタクト６７を形成し、バリア層６０の部分６８および銅膜６２の部分７０が開口５８Ｂにとどまってコンタクト７１を形成し、バリア層６０の部分７２および銅膜６２の部分７４が開口５８Ｃにとどまっ
てコンタクト７５を形成する（開口５８Ａ、５８Ｂおよび５８Ｃは図６に図示）。他の好適な平坦化手法は、電解研磨、電気化学研磨、化学研磨、および化学的に強化された平坦化を含む。

今まで、ポストまたは凸部を有する半導体装置ならびに半導体装置の製造方法を提供してきたことを理解すべきである。好ましくは、ポストは、誘電材料上にネガ型のフォトレジストをパターニングして、誘電材料の部分を除去することによって形成される。しかしながら、ポストまたはマスキング構造を形成するためにポジ型のフォトレジストなどのマスキング材料および誘電材料も用いることができる。ネガ型のフォトレジストを用いる利点は、ホールの代わりにコンタクトポストを撮像できることである。したがって、フォトレジストの大半は、ポストが形成されることになる誘電材料の部分の上にフォトレジストを残してＵＶ光に露光される。これによって、フォトレジストのパターンの鮮明度をより鮮明にすることができ、機構の大きさがより小さな半導体装置を形成できる。フォトレジストのパターンの鮮明度がより鮮明になるので、半導体装置の製造コストが下がる。さらに、この方法は、シングルおよびデュアルダマシン処理手法を含む多数の処理フローで実現できる。すなわち、この発明に従ってトレンチおよびビアも形成できる。

ある特定の好ましい実施例および方法を本明細書において開示してきたが、この発明の精神および範囲から逸脱することなくこのような実施例および方法の変形ならびに修正をなし得ることは上記の開示から当業者に明らかである。この発明は添付の特許請求の範囲ならびに適用法の規則および原則が要求する程度にしか限定されないことが意図される。

この発明の実施例に従う製造中の半導体装置の断面側面図である。 製造のその後の段階における図１の半導体装置の断面側面図である。 製造のその後の段階における図２の半導体装置の断面側面図である。 製造のその後の段階における図３の半導体装置の断面側面図である。 製造のその後の段階における図４の半導体装置の断面側面図である。 製造のその後の段階における図５の半導体装置の断面側面図である。 製造のその後の段階における図６の半導体装置の断面側面図である。 製造のその後の段階における図７の半導体装置の断面側面図である。

Claims (10)

1. 半導体装置（１０）の製造方法であって、
   基板（１２）を設けることと、
   前記基板（１２）上に誘電材料からなる第１の層（４０）を形成することと、
   前記誘電材料からなる第１の層（４０）から少なくとも１つの誘電体凸部（５０）を形成することと、
   前記少なくとも１つの誘電体凸部（５０）に隣接して硬質マスク材料（５２）を形成することとを備え、前記硬質マスク材料（５２）は、前記誘電材料からなる第１の層（４０）とは異なっており、前記方法はさらに、
   前記少なくとも１つの誘電体凸部（５０）の部分を除去することを備える、方法。
2. 前記少なくとも１つの誘電体凸部（５０）を形成することは、
   前記誘電材料からなる第１の層（４０）上にネガ型のフォトレジストの層（４４）をパターニングしてエッチングマスク（４８）を形成することを含み、前記エッチングマスク（４８）は、前記少なくとも１つの誘電体凸部（５０）として機能する前記誘電材料からなる第１の層（４０）の少なくとも１つの部分を保護し、前記エッチングマスク（４８）は、前記誘電材料からなる第１の層（４０）の少なくとも１つの部分を保護されないままにし、前記形成することはさらに、
   前記エッチングマスク（４８）によって保護されない前記誘電材料からなる第１の層（４０）の前記少なくとも１つの部分をエッチングして、前記少なくとも１つの誘電体凸部（５０）および少なくとも１つのエッチングされた部分を形成することを含む、請求項１に記載の方法。
3. 前記硬質マスク材料（５２）を形成することは、
   前記少なくとも１つの誘電体凸部（５０）および少なくとも１つのエッチングされた部分の上に前記硬質マスク材料（５２）を堆積させることを含み、前記誘電材料からなる第１の層（４０）は酸化物であり、前記硬質マスク材料（５２）は、アモルファスシリコン、窒化ケイ素、酸窒化ケイ素、およびタングステンシリコンからなる硬質マスク材料の群から選択される硬質マスク材料であり、前記形成することはさらに、
   前記硬質マスク材料（５２）を平坦化することを含み、前記少なくとも１つの誘電体凸部（５０）は第１のエッチング選択性を有し、前記硬質マスク材料（５２）は第２のエッチング選択性を有する、請求項１に記載の方法。
4. 半導体装置（１０）の製造方法であって、
   誘電材料からなる層（４０）から１つ以上の凸部（５０）を形成することを備え、前記１つ以上の凸部（５０）の各凸部は側壁を有し、前記方法はさらに、
   前記１つ以上の凸部（５０）のうちの少なくとも１つに隣接して材料（５２）を形成することと、
   前記１つ以上の凸部（５０）のうちの少なくとも１つの部分を除去することとを備える、方法。
5. 前記誘電材料からなる層（４０）から前記１つ以上の凸部（５０）を形成することは、
   前記誘電材料からなる層（４０）の第１の部分の上にエッチングマスク（４８）を形成することと、
   前記誘電材料からなる層（４０）の第２の部分をエッチングすることとを含み、前記誘電材料からなる層（４０）の前記第２の部分は、前記エッチングマスク（４８）によって保護されない、請求項４に記載の方法。
6. 前記１つ以上の凸部（５０）のうちの前記少なくとも１つに隣接して前記材料（５２）
   を形成することは、アモルファスシリコン、窒化ケイ素、二酸化ケイ素、酸窒化ケイ素、およびタングステンシリコンからなる材料の群から選択される材料を堆積させることを含む、請求項５に記載の方法。
7. 前記１つ以上の凸部（５０）のうちの前記少なくとも１つに隣接する前記材料（５２）を平坦化することと、
   少なくとも１つ以上の凸部（５０）の部分を除去して開口（５８Ａ，５８Ｂ，５８Ｃ）を形成することと、
   前記開口（５８Ａ，５８Ｂ，５８Ｃ）に導電性材料（６０，６２）を形成することとをさらに含む、請求項６に記載の方法。
8. 前記エッチングマスク（４８）を形成することは、フォトレジストから前記エッチングマスク（４８）を形成することを備える、請求項５に記載の方法。
9. 半導体装置（１０）の製造方法であって、
   誘電材料（４０）を提供することと、
   前記誘電材料（４０）から犠牲マスキング構造（５０）を形成することと、
   前記犠牲マスキング構造（５０）に隣接して絶縁材料（５２）を形成することと、
   前記犠牲マスキング構造（５０）を導電性材料（６０，６２）と置き換えることとを備える、方法。
10. 前記犠牲マスキング構造（５０）を形成することは、
    前記誘電材料（４０）上にネガ型のフォトレジストの層（４４）を形成することと、
    前記ネガ型のフォトレジストの層（４４）に少なくとも１つの開口（４７）を形成することとを含み、前記少なくとも１つの開口（４７）は、前記誘電材料（４０）の一部を露出させ、前記形成することはさらに、
    前記誘電材料（４０）の露出された部分の一部をエッチングして、前記誘電材料（４０）にコンタクト開口（５８Ａ，５８Ｂ，５８Ｃ）を形成することと、
    前記コンタクト開口（５８Ａ，５８Ｂ，５８Ｃ）にアモルファスシリコン層（５２）を形成することと、
    前記アモルファスシリコン層（５２）を平坦化することとを含む、請求項９に記載の方法。

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