KR100940605B1 - 반도체 컴포넌트를 제조하는 방법 - Google Patents

반도체 컴포넌트를 제조하는 방법 Download PDF

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Abstract

희생적 마스킹 구조(50)를 사용하여 반도체 컴포넌트(10)를 제조하는 방법이 제공된다. 반도체 디바이스가 반도체 기판(12)으로부터 형성되고 그리고 유전체 물질 층(40)이 이 반도체 기판(40) 및 반도체 디바이스 위에 형성된다. 이 유전체 물질 층(40)은 반도체 기판(12) 상에 직접 형성될 수 있거나 혹은 층간 물질에 의해 반도체 기판(12)으로부터 이격되어 있을 수 있다. 측벽을 구비한 포스트 혹은 돌출부(50)가 유전체 물질 층(40)으로부터 형성된다. 바람직하게는 유전체 물질 층(40)과는 다른 전기적으로 절연성인 물질(52)이 이 포스트(50)의 측벽에 인접하여 형성된다. 전기적으로 절연성인 물질(52)이 평탄화되고 그리고 포스트(50)가 제거되어 반도체 디바이스의 일부 혹은 층간 물질의 일부를 노출시킬 수 있는 개구부(58A, 58B, 58C)를 형성한다. 전기적으로 전도성인 물질(60, 62)이 이 개구부(58A, 58B, 58C)에 형성된다.
희생적 마스킹 구조, 반도체 컴포넌트, 개구부

Description

반도체 컴포넌트를 제조하는 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR COMPONENT}
본 발명은 일반적으로 반도체 컴포넌트에 관한 것으로 특히 반도체 컴포넌트(semiconductor components)에서 사용되는 마스킹 층(masking layers)에 관한 것이다.
반도체 컴포넌트 제조자들은 제품의 성능을 증가시키면서 동시에 제조 비용을 낮추기 위해 꾸준히 노력하고 있다. 마이크로프로세서 및 메모리 소자와 같은 반도체 컴포넌트는 수백만 개의 트랜지스터 또는 디바이스를 포함할 수 있기 때문에, 성능을 증가시키고 제조 비용을 낮추려는 목적은 반도체 컴포넌트를 구성하는 트랜지스터의 크기를 감소시키려는 것에 초점이 맞추어진다. 본 발명의 기술분야에서 숙련된 기술을 가진 자들이 알고 있는 바와 같이, 전형적인 반도체 제조 공정 흐름은 포토리소그래피, 에칭 및 물질 증착을 포함하는 일련의 단계를 포함한다. 그러나, 반도체 디바이스가 더 작아짐에 따라 포토레지스트의 분해능 및 에칭 능력에서의 한계로 인해 광학 리소그래피를 사용하는 것은 점점 더 어려워지고 있다. 이러한 문제점은 더 새로운 포토레지스트의 취약한 선택도 및 플라즈마 에칭 공정을 견뎌낼 수 없는 것에 의해 더 복잡해지고 있다.
따라서, 포토리소그래피를 사용하여 반도체 디바이스의 크기를 감소시키기 위한 반도체 디바이스 및 방법이 필요하다. 또한 비용 및 시간 면에서 효율적이고 반도체 컴포넌트 제조 공정과 호환 가능한 구조 및 방법이 더욱 필요하다.
본 발명은 반도체 컴포넌트를 제조하는 방법을 제공함으로써 앞서 설명된 필요성을 충족시킨다. 일 실시예에 발명에 따르면, 본 발명은 기판을 제공하는 것과 이 기판 상에 제 1 유전체 물질 층을 형성하는 것을 포함한다. 적어도 하나의 유전체 포스트(dielectric post)가 제 1 유전체 물질 층으로부터 형성된다. 하드 마스크 물질(hard mask material)이 적어도 하나의 유전체 포스트에 인접하여 형성되고, 여기서 하드 마스크 물질은 제 1 유전체 물질 층과는 다르다. 적어도 하나의 유전체 포스트의 일부가 제거된다.
또 다른 실시예에 따르면, 본 발명은 반도체 컴포넌트를 제조하는 방법을 포함하며, 이 방법은 유전체 물질 층으로부터 하나 또는 그 이상의 포스트들을 형성하는 것을 포함하며, 여기서 하나 또는 그 이상의 포스트들 각각은 측벽을 구비한다. 임의의 물질이 하나 또는 그 이상의 포스트들 중 적어도 하나에 인접하여 형성된다. 적어도 하나 또는 그 이상의 포스트들의 일부가 제거된다.
또 다른 실시예에 따르면, 본 발명은 반도체 컴포넌트를 제조하는 방법을 포함하며, 이 방법은 유전체 물질을 제공하는 것과, 그리고 이 유전체 물질로부터 희생적 마스킹 구조(sacrificial masking structure)를 형성하는 것을 포함한다. 절연 물질이 이 희생적 마스킹 구조에 인접하여 형성된다. 이 희생적 마스킹 구조는 전기적으로 전도성인 물질로 대체된다.
본 발명은 첨부되는 도면과 함께 다음의 상세한 설명을 읽어 봄으로써 더 잘 이해될 수 있고, 도면에서 동일한 참조 부호는 동일한 구성요소를 나타내는 것이다.
도 1은 본 발명의 실시예에 따른 제조 동안의 반도체 컴포넌트의 측부 단면도이다.
도 2는 제조의 후반 단계에서의 도 1의 반도체 컴포넌트의 측부 단면도이다.
도 3은 제조의 후반 단계에서의 도 2의 반도체 컴포넌트의 측부 단면도이다.
도 4는 제조의 후반 단계에서의 도 3의 반도체 컴포넌트의 측부 단면도이다.
도 5는 제조의 후반 단계에서의 도 4의 반도체 컴포넌트의 측부 단면도이다.
도 6은 제조의 후반 단계에서의 도 5의 반도체 컴포넌트의 측부 단면도이다.
도 7은 제조의 후반 단계에서의 도 6의 반도체 컴포넌트의 측부 단면도이다.
도 8은 제조의 후반 단계에서의 도 7의 반도체 컴포넌트의 측부 단면도이다.
일반적으로, 본 발명은 에칭 정지부(etch stop) 및 처분가능 마스킹 피처(disposable masking features)로서 사용하기에 적합한 하나 또는 그 이상의 포스트들을 구비한 반도체 컴포넌트를 제공하고 그리고 이 반도체 컴포넌트를 제조하는 방법을 제공한다. 본 발명의 일 실시형태에 따르면, 하나 또는 그 이상의 포스트들이 유전체 물질 층으로부터 형성된다. 유전체 물질 층과는 다른 물질이 하나 또는 그 이상의 포스트들에 상에 인접하여 형성된다. 이 물질은 하나 또는 그 이상의 포스트들을 에칭 정지부 피처로서 사용하여 평탄화된다. 이 포스트들은 유전체 물질 층에 개구부 혹은 트랜치를 남겨놓은 채 제거된다. 포스트들이 제거될 수 있기 때문에, 이들은 또한 희생적 피처로 언급되기도 하며 또는 처분가능 마스킹 피처 혹은 구조로 언급되기도 한다. 전기적으로 전도성인 물질이 트랜치에 형성된다. 이 전기적으로 전도성인 물질은 전기적 콘택, 전기적 상호연결, 등의 역할을 할 수 있다.
도 1은 본 발명의 실시예에 따른 제조 동안의 반도체 컴포넌트(10)의 측부 단면 확대도이다. 도 1에 도시된 것은 반도체 기판(12)의 일부이며, 이로부터 반도체 디바이스(14)가 제조된다. 반도체 디바이스(14)가 STI(Shallow Trench Isolation) 구조(15)에 의해 반도체 기판(12)의 다른 영역으로부터 전기적으로 분리된다. 반도체 기판(12)은 주 표면(major surface)(16)을 구비한다. 예를 들어, 반도체 디바이스(14)는 게이트 구조(18), 소스 영역(20), 소스 확장 영역(21), 드레인 영역(22) 및 드레인 확장 영역(23)을 포함하는 절연 게이트 전계 효과 트랜지스터이다. 게이트 구조(18)는 측벽(24 및 26)과 상부 표면(28)을 구비하며 그리고 게이트 유전체(32)(이것은 주 표면(16) 상에 배치됨) 상에 배치된 게이트 전극(30)을 포함한다. 스페이서(36 및 38)는 각각 측벽(24 및 26)에 인접하여 있다. 소스 영역(20)이 스페이서(36)에 측면으로 인접하여 있는 주 표면(16)의 일부로부터 반도체 기판(12)으로 확장하고, 그리고 드레인 영역(22)이 스페이서(38)에 측면으로 인접하여 있는 주 표면(16)의 일부로부터 반도체 기판(12)으로 확장한다. 소스 확장 영역(21)이 측벽(24)에 측면으로 인접하여 있는 주 표면(16)의 일부로부터 반도체 기판(12)으로 확장하고, 그리고 드레인 확장 영역(23)이 측벽(26)에 측면으로 인접하여 있는 주 표면(16)의 일부로부터 반도체 기판(12)으로 확장한다. 비록 도시되지는 않았지만, 반도체 디바이스(14)가 소스 및 드레인 헤일로 영역(halo regions)을 가질 수 있다. 소스 및 드레인 영역과 소스 및 드레인 헤일로 영역은 대칭이거나 비대칭일 수 있다. 즉 소스 확장 영역일 수 있지만 드레인 확장 영역은 아닐 수 있거나 그 반대의 경우일 수도 있으며, 혹은 소스 헤일로 영역일 수 있지만 드레인 헤일로 영역은 아닐 수 있거나 그 반대의 경우일 수 있다. 실리사이드 층(silicide layer)(34)이 게이트 전극(30)의 일부로부터 형성된다. 실리사이드 층(37)은 소스 영역(20)의 일부로부터 형성된다. 그리고 실리사이드 층(39)이 드레인 영역(22)의 일부로부터 형성된다. 실리사이드 층(34, 37, 및 39)은 또한 실리사이드 영역으로 언급되기도 한다. 이해할 것으로, 반도체 디바이스(14)가 임의의 절연 게이트 전계 효과 트랜지스터에만 한정되는 것은 아니며 예를 들어 상보적 절연 게이트 전계 효과 트랜지스터, 바이폴라 접합 트랜지스터, 접합 전계 효과 트랜지스터 등과 같은 임의의 능동 소자일 수 있고 뿐만 아니라 예를 들어 저항기, 커패시터, 인덕터 등과 같은 임의의 수동 소자일 수 있다. 마찬가지로, 반도체 기판(12)의 물질이 본 발명의 한정사항이 아니다. 기판(12)은 실리콘, SOI(Semiconductor-On-Insulator), SOS(Semiconductor-On-Sapphire), 실리콘 게르마늄, 게르마늄, 실리콘 기판 상에 형성되는 실리콘 에피택셜 층, 등일 수 있다. 추가로, 반도체 기판(12)은 비화갈륨(gallium-arsenide), 인화인듐(indium-phosphide) 등과 같은 합성 반도체 물질로 구성될 수 있다. 절연 게이트 전계 효과 트랜지스터(14)와 같은 반도체 디바이스를 제조하는 기술은 본 발명의 기술분야에서 숙련된 자들에게 공지되어 있다.
대략 4,000 옹스트롬(Å) 내지 약 10,000 Å 범위의 두께 및 표면(42)을 구비한 유전체 물질(40)이 반도체 기판(12), 반도체 디바이스(14), 및 STI 분리 구조(15) 상에 형성된다. 유전체 층(40)에 적합한 물질로는 고 유전 상수(하이 K(high K)) 무기 유전체 물질(예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 것), 유기 하이 K 유전체 물질(예를 들어, 수소화된 산화 실리콘 카본 물질(hydrogenated oxidized silicon carbon material) 등과 같은 것), 유기 저 유전 상수(로우 K(low K)) 유전체 물질(예를 들어, 폴리이미드(polyimide), 스핀-온 폴리머(spin-on polymers), 폴리(아릴렌 에테르)(Poly(Arylene Ether)(PAE)), 파릴렌(parylene), 크세로겔(xerogel), 불화 방향 에테르(FLuorinated ARomatic Eether)(FLARE), 불화 폴리이미드(Fluorinated PolyImide)(FPI), 고밀도 SiLK(dense SiLK), 다공성 SiLK(porous SiLK)(p-SiLK), 폴리테트라풀루오르에틸렌(polytetrafluoroethylene), 벤조씨클로부텐(BenzoCycloButene)(BCB) 등과 같은 것), 그리고 무기 로우 K 유전체 물질(예를 들어, HSQ(Hydrogen SilsesQuioxane), MSQ(Methyl SilsesQuioxane), 불화 유리(fluorinated glass), NANOGLASS, 등과 같은 것)이 있다. 이해할 것으로, 유전체 층(40)에 대한 유전체 물질의 타입은 본 발명의 한정사항이 아니며 다른 유기 유전체 물질 및 무기 유전체 물질이 사용될 수도 있다. 마찬가지로, 유전체 층(40)을 형성하는 방법은 본 발명의 한정사항이 아니다. 예를 들어, 절연 층(40)이 스핀-온 코팅(spin-on coating), 화학적 기상 증착(Chemical Vapor Deposition)(CVD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition)(PECVD), 혹은 물리적 기상 증착(Physical Vapor Deposition)(PVD)을 사용하여 형성될 수 있다.
유전체 층(40)은 평탄화되고, 그리고 포토레지스트 층(44)이 그 위에 형성된다. 바람직하게는 포토레지스트 층(44)의 포토레지스트는 네거티브 톤 포토레지스트(negative tone photoresist)이다. 네거티브 톤 포토레지스트를 사용함으로써 얻을 수 있는 이점은 콘택 홀 대신에 콘택 포스트의 이미지화가 가능하다는 것이다.
이제 도 2를 참조하면, 포토레지스트 층(44)이 자외선(Ultraviolet(UV) light)에 노출되고 현상된다. 네거티브 톤 포토레지스트에 대해, 자외선에 노출되지 않은 포토레지스트의 부분들은 현상액(developer) 내에서 용해되고 그리고 현상 공정(development process) 동안 제거된다. 따라서, 포토레지스트 층(44)의 노출 및 현상은 유전체 층(40) 위에 포토레지스트 층(44)의 부분들(46) 및 개구부들(47)을 남겨놓는다. 이 부분들(46) 및 개구부들(47)은 서로 협력하여 에칭 마스크(48)를 형성한다. 이 부분들(46)은 이들이 형성된 유전체 층(40)의 영역들을 보호한다.
이제 도 3을 참조하면, 에칭 마스크(48)의 부분들(46)의 보호되지 않는 유전체 층(40)의 노출 부분들은 바람직하게는 예를 들어, 이방성의 반응성 이온 에칭을 사용하여 이방성으로 에칭된다. 대안적으로, 유전체 층(40)의 노출 부분은 습식 화학적 에칭을 사용하여 등방성으로 에칭된다. 일 실시예에 따르면, 이방성의 반응성 이온 에칭은 대략 500 Å로부터 약 2,000 Å 범위로 확장하는 트랜치들(49)을 표면(42)으로부터 유전체 층(40)에 형성하는 시간 설정 에칭(timed etch)이다. 달리 말하면, 이방성 에칭은 유전체 층(40)으로부터 복수의 포스트들 혹은 필러들(pillars)(50)을 형성하며, 여기서 트랜치들(49)은 포스트들(50) 사이에 있거나 혹은 포스트들(50)에 인접하여 있다. 일 실시예에 따르면, 복수의 포스트들(50) 중 하나의 포스트(50A)가 게이트 구조(18) 위에 형성되고, 복수의 포스트들(50) 중 하나의 포스트(50B)가 소스 영역(20) 위에 형성되고, 그리고 복수의 포스트들(50) 중 하나의 포스트(50C)가 드레인 영역(22) 위에 형성된다. 이 에칭은 게이트 구조(18)와 소스 영역(20)과 드레인 영역(22) 사이에 전기적 분리를 제공하는 실리사이드 층(34, 37, 및 39) 위에 유전체 층(40)의 부분들을 남겨 놓은 채 종료된다. 이해해야만 하는 것으로, 복수의 포스트들(50) 중 특정 포스트들을 식별하기 위해 문자 A, B, C가 참조 부호 50에 첨부되었다.
이제 도 4를 참조하면, 비정질 실리콘 층(52)이 유전체 층(40) 상에 형성된다. 즉, 비정질 실리콘 층(52)이 프스트들(50) 상에 형성되고 그리고 트랜치들(49)을 채우거나 혹은 부분적으로 채운다. 비정질 실리콘 층(52)은 하드 마스크로서의 역할을 한다. 바람직하게는, 비정질 실리콘 층(52)은 포스트들(50)을 형성할 때 제거되는 유전체 층(40)의 두께보다 더 두껍다. 더 바람직하게는, 비정질 실리콘 층(52)은 포스트들(50)을 형성할 때 제거되는 유전체 층(40)의 그 부분의 두께보다 적어도 두 배 더 두껍다. 예를 들어, 표면(42) 위의 비정질 실리콘 층(52)의 부분의 두께는 대략 1,000 Å 내지 약 4,000 Å 범위에 있다. 주의해야 하는 것으로, 층(52)의 물질 타입은 비정질 실리콘에만 한정되지 않는다는 것이다. 층(52)의 물질은 유전체 층(40)의 물질과는 다른 에칭 속도를 갖도록 선택된다. 예를 들어, 만약 유전체 층(40)이 실리콘 다이옥사이드이라면, 층(52)은 실리콘 나이트라이드일 수 있다. 층(52)에 대한 다른 적절한 물질로는 텅스텐 실리콘, 티타늄 나이트라이드 등이 있다. 유전체 층(40)이 로우 K 유전체 물질일 때, 층(52)은 실리콘 옥시나이트라이드일 수 있다.
이제 도 5를 참조하면, 비정질 실리콘 층(52)이, 예를 들어, 유전체 층(40)에 대한 높은 선택도를 갖는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기술을 사용하여 평탄화된다. 따라서, 평탄화는 유전체 층(40) 상에서 정지 되어 평탄화된 표면(54)을 형성한다. 특히, 평탄화는 유전체 층(40)으로부터 형성된 포스트들(50) 상에서 정지한다. 평탄화 이후에, 비정질 실리콘 층(52)의 부분들(56)이 트랜치들(49) 내에 남아 있게 된다. 본 발명의 기술분야에서 숙련된 기술을 갖는 자들이 알고 있는 바와 같이, 화학적 기계적 연마는 또한 화학적 기계적 평탄화로 언급되기도 한다. 다른 적절한 평탄화 기술로는 전해연마(electropolishing), 전기화학 연마(electrochemical polishing), 화학적 연마, 화학적 강화 평탄화(chemically enhanced planarization)가 있다.
이제 도 6을 참조하면, 포스트들(5OA, 50B, 및 50C)이 예를 들어 반응성 이온 에칭과 같은 건식 에칭을 사용하여 제거된다. 포스트들(5OA, 50B, 및 50C)의 제거로, 게이트 전극(18), 소스 영역(20), 및 드레인 영역(22) 각각의 실리사이드 층(34, 37, 및 39)을 노출시키는 콘택 개구부(58A, 58B, 및 58C)가 형성된다. 콘택 개구부(58A)는 측벽들(59A)과 플로어(floor)(61A)를 구비하고, 콘택 개구부(58B)는 측벽들(59B)과 플로어(61B)를 구비하고, 그리고 콘택 개구부(58C)는 측벽들(59C)과 플로어(61C)를 구비한다. 일 실시예에 따르면, 실리사이드 층(34, 37, 및 39)은 각각 플로어(61A, 61B, 및 61C)로서의 역할을 한다.
이제 도 7을 참조하면, 대략 200 Å 내지 약 350 Å 범위의 두께를 갖는 티타늄 나이트라이드 층(60)이 비정질 실리콘 층(56) 상에 형성되고 아울러 개구부(58A, 58B, 및 58C) 각각의 측벽(59A, 59B, 및 59C) 상에 형성된다. 티타늄 나이트라이드 층(60)이 화학적 기상 증착(Chemical Vapor Deposition, CVD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 스퍼터링(sputtering), 증발 증착(evaporation), 등을 사용하여 형성될 수 있다. 바람직하게는, 티타늄 나이트라이드 층(60)이 비정질 실리콘 층(56) 및 측벽(59A, 59B, 및 59C) 상에 컨포멀하게(conformally) 증착될 수 있어 장벽-라인 개구부(barrier-lined opening)가 형성된다. 티타늄 나이트라이드 층(60)은 후속적으로 증착되는 금속으로부터 유전체 층(40), 비정질 실리콘 층(56) 및 반도체 디바이스(14)로의 확산을 방지하는 장벽 층으로서의 역할을 한다. 또한, 티타늄 나이트라이드 층(60)은 실리사이드 층(34, 37, 및 39)에 대한 낮은 콘택 저항성을 제공한다. 장벽 층(60)에 대해 다른 적절한 물질로는 티타늄(titanium, Ti), 탄탈륨(tantalum, Ta), 탄탈륨 나이트라이드(tantalum nitride, TaN), 탄탈륨(Ta)과 탄탈륨 나이트라이드(TaN)의 조합(여기서, 탄탈륨 나이트라이드는 탄탈륨과 개구부(58A, 58B, 및 58C)의 표면 사이에 샌드위치됨)이 있고, 텅스텐(tungsten, W), 텅스텐 나이트라이드(tungsten nitride, WN), 티타늄 실리콘 나이트라이드(titanium silicon nitride, TiSiN), 및 내화 금속 나이트라이드(refractory metal nitrides), 내화 금속 카바이드(refractory metal carbides), 혹은 내화 금속 보라이드(refractory metal borides)와 같은 내화 금속 화합물이 있다.
예를 들어, 텅스텐과 같은 전기적으로 전도성인 금속의 필름 혹은 층(62)이 장벽 층(60) 상에 형성되고, 그리고 바람직하게는 개구부(58A, 58B, 및 58C)를 채우고, 그럼으로써 금속으로 채워진 장벽-라인 개구부가 형성된다. 대안적으로, 층(62)은 구리일 수 있다.
이제 도 8을 참조하면, 텅스텐 층(62)이, 예를 들어, 유전체 층(40)에 대해 높은 선택도를 갖는 CMP 기술을 사용하여 평탄화되어 평탄한 표면(57)을 형성한다. 따라서, 평탄화로 인해 비정질 실리콘 층(56)이 제거된다. 평탄화 이후에, 장벽 층(60)의 부분(64)과 구리 필름(62)의 부분(66)이 개구부(58A)에 남아 있게 되어 콘택(67)을 형성하고, 장벽 층(60)의 부분(68)과 구리 필름(62)의 부분(70)이 개구부(58B)에 남아 있게 되어 콘택(71)을 형성하며, 그리고 장벽 층(60)의 부분(72)과 구리 필름(62)의 부분(74)이 개구부(58C)에 남아 있게 되어 콘택(75)을 형성한다(개구부(58A, 58B, 및 58C)가 도 6에 도시되어 있음). 다른 적절한 평탄화 기술로는 전해연마, 전기화학적 연마, 화학적 연마, 및 화학적 강화 평탄화가 있다.
지금까지, 포스트들과 돌출부들을 구비한 반도체 컴포넌트와 이 반도체 컴포넌트를 제조하는 방법이 제공되었다는 것을 이해해야 한다. 바람직하게는, 이 포스트들은 유전체 물질 상에 네거티브 톤 포토레지스트를 패터닝하고 이 유전체 물질의 부부들을 제거함으로써 형성된다. 그러나, 포지티브 톤 레지스트(positive tone photoresist) 및 유전체 물질과 같은 마스킹 물질도 또한 포스트 혹은 마스킹 구조를 형성하기 위해 사용될 수 있다. 네거티브 톤 포토레지스트를 사용함으로써 얻을 수 있는 이점은 홀 대신에 콘택 포스트의 이미지화가 가능하다는 것이다. 따라서, 대부분의 포토레지스트는 자외선에 노출되어, 포스트가 형성되는 유전체 물질의 부분들 위에 포토레지스트가 남겨 진다. 이로 인해 더 섬세한 포토레지스트 패턴 선명도(pattern definition)가 가능하게 되고 그리고 더 작은 피처 크기를 갖는 반도체 컴포넌트 형성이 가능하게 된다. 더 섬세한 포토레지스트 패턴 선명도로 인해, 반도체 컴포넌트의 제조 비용은 감소 된다. 더욱이, 본 발명은 단일 및 듀얼 다마신 프로세싱 기술을 포함하는 복수의 프로세싱 흐름에서 구현될 수 있는 데, 즉, 트랜치들과 비아들이 또한 본 발명에 따라 형성될 수 있다.
본 명세서에서 비록 바람직한 실시예들 및 방법이 개시되었지만, 본 발명의 기술분야에서 숙련된 기술을 가진 자들은 앞서의 설명으로부터, 이러한 실시예 및 방법의 다양한 변형 및 수정이 본 발명의 사상 및 범위를 벗어남이 없이 가능하다는 것을 명백히 알고 있다. 본 발명은 첨부되는 특허청구범위 및 응용가능한 법칙의 규칙 및 원리에 의해 요구되는 범위에서만 단지 한정되어야 한다.

Claims (10)

  1. 반도체 컴포넌트(10)를 제조하는 방법으로서,
    기판(12)을 제공하는 단계와;
    상기 기판(12) 상에 제 1 유전체 물질 층(40)을 형성하는 단계와;
    상기 제 1 유전체 물질 층(40)으로부터 적어도 하나의 유전체 포스트(50)를 형성하는 단계와;
    상기 적어도 하나의 유전체 포스트(50)에 인접하는 하드 마스크 물질(52)을 형성하는 단계와, 여기서 상기 하드 마스크 물질(52)은 상기 제 1 유전체 물질 층(40)과는 다르며; 그리고
    상기 적어도 하나의 유전체 포스트(50)의 일부를 제거하는 단계를 포함하여 구성되며,
    여기서, 상기 적어도 하나의 유전체 포스트(50)를 형성하는 단계는,
    에칭 마스크(48)를 형성하기 위해 상기 제 1 유전체 물질 층(40) 상에 네거티브 톤 포토레지스트 층(44)을 패터닝하는 것과, 여기서 상기 에칭 마스크(48)는 상기 적어도 하나의 유전체 포스트(50)로서의 역할을 하는 상기 제 1 유전체 물질 층(40)의 적어도 일 부분을 보호하고, 그리고 상기 에칭 마스크(48)는 상기 제 1 유전체 물질 층(40)의 적어도 일 부분을 비보호 상태로 남겨두며; 그리고
    상기 적어도 하나의 유전체 포스트(50) 및 적어도 하나의 에칭 부분을 형성하기 위해 상기 에칭 마스크(48)에 의해 비보호되는 상기 제 1 유전체 물질 층(40)의 상기 적어도 일 부분을 에칭하는 것을 포함하는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 하드 마스크 물질(52)을 형성하는 단계는,
    상기 적어도 하나의 유전체 포스트(50) 및 상기 적어도 하나의 에칭 부분 위에 상기 하드 마스크 물질(52)을 배치시키는 것과, 여기서 상기 제 1 유전체 물질 층(40)은 옥사이드이고 그리고 상기 하드 마스크 물질(52)은 비정질 실리콘, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 텅스텐 실리콘을 포함하는 하드 마스크 물질의 그룹으로부터 선택되는 하드 마스크 물질이며; 그리고
    상기 하드 마스크 물질(52)을 평탄화하는 것을 포함하며, 여기서 상기 적어도 하나의 유전체 포스트(50)는 제 1 에칭 선택도를 가지며 그리고 상기 하드 마스크 물질(52)은 제 2 에칭 선택도를 갖는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  4. 반도체 컴포넌트(10)를 제조하는 방법으로서,
    유전체 물질 층(40)으로부터 하나 또는 그 이상의 포스트들(50)을 형성하는 단계와, 상기 하나 또는 그 이상의 포스트들(50) 각각은 측벽을 구비하며;
    상기 하나 또는 그 이상의 포스트들(50) 중 적어도 하나에 인접하는 물질(52)을 형성하는 단계와; 그리고
    상기 하나 또는 그 이상의 포스트들(50) 중 적어도 하나의 일부를 제거하는 단계를 포함하여 구성되며,
    여기서, 상기 유전체 물질 층(40)으로부터 상기 하나 또는 그 이상의 포스트들(50)을 형성하는 단계는,
    상기 유전체 물질 층(40)의 제 1 부분 위에 에칭 마스크(48)를 형성하는 것과; 그리고
    상기 유전체 물질 층(40)의 제 2 부분을 에칭하는 것을 포함하며, 상기 유전체 물질 층(40)의 상기 제 2 부분은 상기 에칭 마스크(48)에 의해 비보호되는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 하나 또는 그 이상의 포스트들(50) 중 상기 적어도 하나에 인접하는 상기 물질(52)을 형성하는 단계는,
    비정질 실리콘, 실리콘 나이트라이드, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드 및 텅스텐 실리콘을 포함하는 물질들의 그룹으로부터 선택되는 물질을 배치하는 것을 포함하는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  7. 제6항에 있어서,
    상기 하나 또는 그 이상의 포스트들(50) 중 상기 적어도 하나에 인접하는 상기 물질(52)을 평탄화하는 단계와;
    개구부(58A, 58B, 58C)를 형성하기 위해 상기 적어도 하나 또는 그 이상의 포스트들(50)의 일부를 제거하는 단계와; 그리고
    상기 개구부(58A, 58B, 58C)에 전기적으로 전도성인 물질(60, 62)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  8. 제4항에 있어서,
    상기 에칭 마스크(48)를 형성하는 것은 포토레지스트로부터 상기 에칭 마스크(48)를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  9. 반도체 컴포넌트(10)를 제조하는 방법으로서,
    유전체 물질(40)을 제공하는 단계와;
    상기 유전체 물질(40)로부터 희생적 마스킹 구조(50)를 형성하는 단계와;
    상기 희생적 마스킹 구조(50)에 인접하는 절연 물질(52)을 형성하는 단계와; 그리고
    상기 희생적 마스킹 구조(50)를 전기적으로 전도성인 물질(60, 62)로 대체하는 단계를 포함하여 구성되며,
    여기서, 상기 희생적 마스킹 구조(50)를 형성하는 단계는,
    상기 유전체 물질(40) 상에 네거티브 톤 포토레지스트 층(44)을 형성하는 것과;
    상기 네거티브 톤 포토레지스트 층(44)에 적어도 하나의 개구부(47)를 형성하는 것과, 상기 적어도 하나의 개구부(47)는 상기 유전체 물질(40)의 일부를 노출시키고;
    상기 유전체 물질(40)에 콘택 개구부(58A, 58B, 58C)를 형성하기 위해 상기 유전체 물질(40)의 노출 부분의 일부를 에칭하는 것과;
    상기 콘택 개구부(58A, 58B, 58C)에 비정질 실리콘 층(52)을 형성하는 것과; 그리고
    상기 비정질 실리콘 층(52)을 평탄화하는 것을 포함하는 것을 특징으로 하는 반도체 컴포넌트 제조 방법.
  10. 삭제
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