DE69228099T2 - Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur - Google Patents

Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur

Info

Publication number
DE69228099T2
DE69228099T2 DE69228099T DE69228099T DE69228099T2 DE 69228099 T2 DE69228099 T2 DE 69228099T2 DE 69228099 T DE69228099 T DE 69228099T DE 69228099 T DE69228099 T DE 69228099T DE 69228099 T2 DE69228099 T2 DE 69228099T2
Authority
DE
Germany
Prior art keywords
layer
oxide layer
planarization
over
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69228099T
Other languages
English (en)
Other versions
DE69228099D1 (de
Inventor
Fusen E. Milpitas Ca 95035 Chen
Girish A. Dallas Denton County Texas 75287 Dixit
Fu-Tai Denton County Texas 75015 Liou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of DE69228099D1 publication Critical patent/DE69228099D1/de
Application granted granted Critical
Publication of DE69228099T2 publication Critical patent/DE69228099T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/043Dual dielectric
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/118Oxide films

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

    Kontaktstruktur und Verfahren ihrem Ausbilden
  • Die vorliegende Erfindung betrifft im allgemeinen integrierte Halbleiterschaltungen und insbesondere eine Kontaktstruktur und ein Verfahren ihrem Ausbilden.
  • Da die integrierten Schaltkreise komplexer werden und eine erhöhte Packungsdichte zur Notwendigkeit wird, werden eine größere Anzahl an Zwischenträgerebenen bzw. Zwischenverbindungsebenen benötigt, um die zahlreichen Abschnitte des Bauelementes zu verbinden. Komplexe Bauelemente sind entworfen worden, die zwei oder mehr Ebenen einer Zwischenverbindung aus polykristallinem Silizium verbunden haben, gefolgt von einer oder mehreren Ebenen einer Metallzwischenverbindung. Einer der kritischeren Prozeßschritte ist die Zwischenverbindung zweier metallenen oder leitenden Schichten auf verschiedenen Ebenen, die durch ein Zwischenebenen-Dielektrikum getrennt sind.
  • Zur Zeit wird eine darunter liegende leitende Schicht mit einer Zwischenebenen-Oxidschicht bedeckt. Die Zwischenebenen-Oxidschicht folgt der Topografie der darunter liegenden leitenden Schicht. Ein Kontakt oder Durchkontakt wird anschließend durch die Zwischenebenen-Schicht ausgebildet, der einen ausgewählten Bereich der Fläche der darunter liegenden leitenden Schicht freilegt. Eine obere leitende Schicht wird dann strukturiert und durch den Kontakt oder Durchkontakt mit der darunter liegenden leitenden Schicht verbunden.
  • Die EP-A-0249173 offenbart ein Verfahren zur Herstellung eines Mehrebenen-MOS-Wavers, bei welchem eine erste Schicht aus Dielektrikum über einer Metallschicht aufgebracht wird, eine Schicht aus Spin-on-Glas bzw. Auf schleuderglas über der ersten dielektrischen Schicht aufgebracht wird, die Spin-on-Glas-Schicht zum Freilegen wenigstens eines Abschnittes der ersten dielektrischen Schicht geätzt wird und eine zweite Schicht aus Dielektrikum über der ersten dielektrischen Schicht aufgebracht wird.
  • Die EP-A-0241729 offenbart ein Verfahren zur Herstellung eines VLSI-Bauelementes, bei welchem eine Schicht aus Aluminiumoxid oder einem anderen Metalloxid als ein Ätzstopp verwendet wird.
  • Früher war die Größe des Durchkontaktes typischerweise kleiner als die Breite der darunter liegenden leitenden Schicht, um eine ungenaue Justierung der Maske zu kompensieren. Falls irgendeine ungenaue Justierung auftrat, bei welcher ein Teil des Durchkontaktes sich über die Breite der darunter liegenden leitenden Schicht erstreckte, war es wahrscheinlich, durch den Zwischenebenen-Oxid in das Substrat oder die unter dem Oxid liegende Schicht an der Seite der leitenden Schicht zu ätzen.
  • Der in Fig. 1 gezeigte Stand der Technik illustriert das Problem. Metallische leitende Bereiche 32 und 34 werden über einem darunter liegenden Bereich 30 ausgebildet. Eine Zwischenebenen-Oxidschicht 36 wird über der Oberfläche der integrierten Schaltung ausgebildet, die der Topografie der Metallbereiche 32, 34 und des darunter liegenden Bereiches 30 folgt. Die Kontaktöffnung oder der Durchkontakt 38 wird durch den Zwischenebenen-Oxid 36 ausgebildet, um einen Abschnitt des Metallbereiches 32 freizulegen. Die Metallschicht 32 wird mit einer darüber liegenden Metallschicht verbunden. Falls jedoch eine ungenaue Justierung der Maske vorliegt, wird der Kontakt oder Durchkontakt 38 durch die Verbindung zwischen der Schicht 36 und dem Bereich 30 in die darunter liegende Schicht 30 geätzt. Wenn eine darauf folgende Metallschicht 40 ausgebildet wird, um die Metallschicht 32 zu verbinden, wird die Schicht 40 ebenfalls die darunter liegende Schicht 30 auf dem Boden des Durchkontaktes 38 an dem als 42 gezeigten Bereich kontaktieren.
  • Dort wo die Metallschicht 40 die Schicht 30 im Bereich 42 verbindet, wird die Integrität der Zwischenverbindung zwischen den Metallschichten 32 und 40 beeinträchtigt. Eine Kurzschlußbedingung kann zwischen der Schicht 40 und einer darunter liegenden Schicht 30 vorliegen. Es kann ebenfalls ein Leckstrom vorliegen, falls ein Transistor unter der Metallschicht 32 vorhanden ist, was eine wesentliche Beeinträchtigung des Transistors verursacht. Mit anderen Worten können Kurzschlußbedingungen zwischen Metallen und in verschiedenen Ebenen ausgebildetem dotierten Polysilizium auftreten oder es können Kurzschlußbedingungen zwischen Metallen auftreten, die in den gleichen Ebenen ausgebildet sind.
  • Es wäre wünschenswert, einen Herstellungsprozeß für Halbleiterbauelemente und danach hergestellte Strukturen zu schaffen, welche die Bauelementedichte durch Verwendung kleinerer Metallzwischenverbindungen erhöht, während ein Leckstrom oder eine Kurzschlußbedingung vermieden wird. Für eine solche Technik ist es wünschenswert, einen kleineren Einschluß für den darunter liegenden Metallbereich der Zwischenverbindung zu schaffen, ohne eine Beeinträchtigung der Bauelementefunktionsfähigkeit zu verursachen. Es wäre ferner wünschenswert, eine Zwischenverbindung zu schaffen, die nahezu eben auf ihrer Oberfläche ist. Für eine solche Technik ist es ebenfalls wünschenswert, kompatibel mit den zur Zeit gängigen Herstellungsprozessen und relativ einfach in der Anwendung zu sein.
  • Die vorliegende Erfindung schafft gemäß Anspruch 1 ein Verfahren zum Ausbilden einer Kontaktstruktur eines integrierten Schaltungsbauelementes, welches die Schritte umfaßt:
  • Ausbilden einer unteren Metallzwischenverbindungsstruktur über einer darunterliegenden Fläche;
  • Ausbilden einer unteren Plasmaoxidschicht über der unteren Zwischenverbindungsstruktur und der darunterliegenden Fläche;
  • Planarisieren der so erhaltenen Fläche durch Ausbilden einer Planarisierungsisolationsschicht über der unteren Oxidschicht;
  • Ausbilden einer oberen Oxidschicht über der unteren Oxidschicht und der Planarisierungsschicht;
  • Ausbilden einer Öffnung durch die untere Oxid-, die Planarisierungsisolations-, und die obere Oxidschicht, um an deren Boden einen Abschnitt der unteren Zwischenverbindungsstruktur freizulegen; und
  • Ausbilden einer oberen Metallzwischenverbindungsschicht über der oberen Oxidschicht und in der Öffnung, welche die untere Zwischenverbindungsstruktur kontaktiert;
  • dadurch gekennzeichnet, daß die obere Oxidschicht aus einen Metalloxid ausgebildet wird, und daß beim Ausbilden einer Öffnung die obere Oxidschicht zum Ausbilden eines Durchkontaktes bzw. Kontaktloches selektiv geätzt wird und die untere Oxidschicht und jede freilegte Planarisierungsschicht in dem Durchkontakt zum Freilegen eines Abschnittes der unteren Zwischenverbindungsstruktur selektiv geätzt wird, daß ein Abschnitt des Bodens der Öffnung einen Abschnitt der unteren Oxidschicht freilegt, und daß die obere Zwischenverbindungsschicht über dem freigelegten Abschnitt der unteren Oxidschicht in der Öffnung liegt und diesen kontaktiert.
  • Die vorliegende Erfindung schafft ebenfalls gemäß Anspruch 15 eine Kontaktstruktur eines integrierten Schaltungsbauelementes, mit:
  • einer unteren Metallzwischenverbindungsstruktur, die oberhalb einer darunterliegenden Fläche angeordnet ist;
  • einer unteren Plasmaoxidschicht, die oberhalb der unteren Zwischenverbindungsstruktur und der darunterliegenden Fläche angeordnet ist;
  • einer Planarisierungsisolationsschicht, die oberhalb wenigstens eines Abschnittes der unteren Oxidschicht ange ordnet ist, wobei die Planarisierungsschicht eine Ätzrate aufweist, die im wesentlichen die gleiche wie die Ätzrate der unteren Oxidschicht ist;
  • einer oberen Oxidschicht, die oberhalb der Planarisierungsschicht und der unteren Oxidschicht angeordnet ist;
  • einer Öffnung, die sich durch die untere Oxid-, die Planarisierungsisolations- und die obere Oxidschicht zum Freilegen eines Abschnittes der unteren Zwischenverbindungsstruktur in deren Boden erstreckt; und
  • einer oberen Metallzwischenverbindungsschicht, welche die untere Zwischenverbindungsstruktur in dem Boden der Öffnung kontaktiert;
  • dadurch gekennzeichnet, daß die obere Oxidschicht aus einem Metalloxid ausgebildet ist, wobei die obere Oxidschicht über der unteren Oxidschicht und der Planarisierungsschicht selektiv geätzt werden kann und die untere Oxidschicht und die Planarisierungsschicht über der unteren Zwischenverbindungsstruktur selektiv geätzt werden können, ein Abschnitt des Bodens der Öffnung einen Abschnitt der unteren Oxidschicht freilegt, und daß die obere Zwischenverbindungsschicht über dem freigelegten Abschnitt der unteren Oxidschicht in der Öffnung liegt und diesen kontaktiert.
  • Die vorliegende Erfindung kann ein Verfahren schaffen, bei welchem die Metallzwischenverbindungsstruktur eine Dicke zwischen ungefähr 5000 bis 8000 Angström (10 Angström = 1 nm), die untere Oxidschicht eine Dicke von ungefähr 5000 Angström, die Planarisierungsoxidschicht eine Dicke zwischen ungefähr 3000 bis 5000 Angström, die Metalloxidschicht eine Dicke von ungefähr 5000 Angström, oder die obere Zwischenverbindungsschicht eine Dicke von ungefähr 5000 bis 8000 Angström aufweist.
  • Die für die Erfindung als charakteristisch angesehenen neuen Merkmale werden in den beigefügten Ansprüchen fortgesetzt. Die Erfindung ihrerseits sowie ein bevorzugtes Ausführungsbeispiel und weitere Aufgaben und Vorteile davon werden jedoch am besten unter Bezug auf die folgende detaillierte Beschreibung von Ausführungsbeispielen verständlich, wenn sie anhand der beigefügten Zeichnung gelesen wird, in welcher:
  • Fig. 1 eine Querschnittsansicht der Herstellung einer Halbleiter-Bauelementenstruktur aus dem Stand der Technik ist.
  • Fig. 2 bis 6b Querschnittansichten der Herstellung einer Halbleiter-Bauelementestruktur gemäß der vorliegenden Erfindung sind.
  • Die nachstehend beschriebenen Prozeßschritte und Strukturen stellen keinen kompletten Prozeßfluß für die Herstellung integrierter Schaltkreise dar. Die vorliegende Erfindung kann in Verbindung mit den Herstellungstechniken integrierter Schaltkreise ausgeführt werden, wie sie zur Zeit in dem Stand der Technik verwendet werden, und es werden lediglich so viele der zur Zeit praktizierten Prozeßschritte miteinbezogen, wie sie für ein Verständnis der vorliegenden Erfindung erforderlich sind. Die Figuren, die Querschnitte von Abschnitten eines integrierten Schaltkreises während der Herstellung darstellen, sind nicht maßstabsgetreu gezeichnet, sondern sind gezeichnet, um die wichtigen Merkmale der Erfindung zu erläutern.
  • Mit Bezug auf Fig. 2 soll eine als Bereiche 12 und 14 gezeigte erste leitende Schicht über einem darunter liegenden Bereich mittels aus dem Stand der Technik bekannter Verfahren ausgebildet werden. Die Bereiche 12, 14 werden typischerweise die ersten und darunter liegende Metallbereiche einer nachfolgend hergestellten Zwischenverbindung sein. Die Bereiche 12, 14 werden Dicken zwischen ungefähr 5000 bis 8000 Angström haben. Diese Bereiche können ebenfalls typischerweise aus einem Aluminium oder einem schwer schmelzenden Metall ausgebildet sein. Der Einfachheit halber werden diese Bereiche hier als Metallbereiche bezeichnet. Ebenfalls wird zum Zwecke der Erläuterung dieser Erfindung lediglich eine mit dem Bereich 12 ausgebildete Zwischenverbindung bildlich dargestellt.
  • Der darunter liegende Bereich 10 oder zahlreiche Abschnitte des Bereiches 10 können ein Substrat, eine Oxidschicht oder ein aktiver Bereich, wie eine Source/Drain- Region eines Transistors oder das Gate eines Transistors (nicht gezeigt) sein. Während die Bereiche 12, 14 aus derselben Metallschicht gebildet werden, müssen die Bereiche 12, 14 nicht notwendigerweise in der gleichen Ebene auf dem integrierten Schaltkreis liegen.
  • Eine erste dielektrische Zwischenebenen-Schicht 16 ist eine auf der integrierten Schaltung ausgebildete Isolationsschicht. Die Schicht 16 wird typischerweise eine Plasmaoxidschicht mit einer Dicke von ungefähr 5000 Angström sein. Eine zweite dielektrische Zwischenebenen-Schicht 18 ist ebenfalls eine über der Schicht 16 ausgebildete Isolationsschicht. Diese obere Schicht 18 neigt zum Ausbilden einer ebeneren Oberfläche als die darunter liegenden Strukturen. Die Schicht 18 kann typischerweise ein Spinon-Glas bzw. Aufschleuderglas oder ein Polyimid oder irgendein Material sein, das zum Planarisieren der Oberfläche aufgebracht und anschließend weggeätzt werden kann, wie ein Fotoresist. Die Schicht 18 wird eine Dicke zwischen ungefähr 3000 bis 5000 Angström haben. Die Bauelementeherstellung bis zu dieser Stufe wendet herkömmliche Prozeßschritte an, die im Stand der Technik bekannt sind.
  • Mit Bezug auf Fig. 3 wird die zweite Isolationsschicht 18 geätzt, um eine im wesentlichen planare Oberfläche mit einer totalen Dicke von ungefähr derjenigen der ersten Isolationsschicht 16 auszubilden. Dieser Ätzschritt wird damit einen Abschnitt der ersten Isolationsschicht 16 freilegen, während die Schicht 18 in den unebenen Bereichen bleibt, um die ebenere Oberfläche auszubilden.
  • Eine Metalloxidschicht 20 wird anschließend über der Oberfläche der ersten und der zweiten dielektrischen Zwi schenebenen-Schicht 16 und 18 aufgetragen, um den gesamten dielektrischen Zwischenebenen-Bereich zwischen Metall 12 und einer Zwischenverbindung einer höheren Ebene zu vergrößern. Die Vergrößerung der gesamten Dicke des dielektrischen Bereiches wird die Kapazität vermindern und folglich die Schaltungsleistungsfähigkeit erhöhen. Die Metalloxidschicht 20 kann aus irgendeinem Material ausgebildet sein, das ein elektrischer Isolator ist, wie ein schwer schmelzendes Metalloxid oder ein Aluminiumoxid. Die Schicht 20 wird typischerweise eine Dicke von ungefähr 5000 Angström haben. Zusätzlich sollte die Metalloxidschicht 20 und seine Ätzchemie derart ausgewählt werden, daß die Schicht 20 selektiv über den darunter liegenden dielektrischen Zwischenebenen-Schichten 16 und 18 geätzt werden kann. Auf gleiche Weise sollten die dielektrischen Zwischenebenen-Schichten 16 und 18 und deren Ätzchemie derart ausgewählt werden, daß sie mit im wesentlichen der gleichen Rate ätzen und selektiv über dem für die darunter liegende Metallschicht 12 ausgewählten Material geätzt werden können.
  • Eine Fotoresistschicht 22 wird über dem Bauelement ausgebildet und strukturiert, um eine Kontaktöffnung oder einen Durchkontakt 24 zu definieren, in der ein Kontakt zu dem darunter liegenden Metallbereich 12 hergestellt wird. Der freigelegte Abschnitt der Metalloxidschicht 20 wird anschließend innerhalb des Durchkontaktes 24 selektiv weggeätzt, ohne signifikante Abschnitte der darunter liegenden dielektrischen Zwischenebenen-Schichten 16 und 18 zu entfernen.
  • Mit Bezug auf Fig. 4 werden die dielektrischen Zwischenebenen-Schichten 16 und 18 in dem Durchgang 24 geätzt, um einen Abschnitt des Metallbereiches 12 freizulegen. Die dielektrischen Schichten 16 und 18 werden innerhalb des Durchkontaktes 24 mit im wesentlichen der gleichen Rate weggeätzt und werden bis in eine Tiefe übergeätzt, die geringfügig niedriger als die Oberfläche des Metallbereiches 12 ist. Wie in Fig. 4 gezeigt, ist eine ungenaue Ju stierung des Durchkontaktes 24 nicht kritisch, wo die dielektrischen Zwischenebenen-Schichten im wesentlichen planar sind. Die dielektrische Zwischenebenen-Schicht 16 wird nicht so geätzt werden, daß ein Eindringen der Verbindung zwischen der Schicht 16 und dem darunter liegenden Bereich 10 auftritt.
  • Mit Bezug auf Fig. 5A wird die Fotoresistschicht 22 entfernt. Eine zweite leitende Schicht 26 wird anschließend über der Metalloxidschicht 20 und in dem Durchkontakt 24 ausgebildet. Die Schicht 26 wird typischerweise eine Dicke zwischen ungefähr 5000 bis 8000 Angström haben und wird die obere Schicht einer Zwischenverbindung mit dem ersten leitenden Bereich 12 ausbilden. Da kein Ätzen durch die Verbindung zwischen der Schicht 16 und dem Bereich 10 stattfindet, wird keine Kurzschlußbedingung auftreten und es wird kein Leckstrom als Folge der Ausbildung der Zwischenverbindung auftreten.
  • Mit Bezug auf Fig. 5B liegt ein alternativer Prozeß darin, zuerst die Metalloxidschicht 20 selektiv zu ätzen. Mit dieser Alternative wird kein Zurückätzen durchgeführt, um die dielektrischen Schichten 16 und 18 vor dem Auftragen der Metalloxidschicht 20 auszudünnen.
  • Mit Bezug auf Fig. 6A kann der Durchkontakt 24 größer als der Metallbereich 12 sein. Wiederum stellt ein selektives Ätzen der Metalloxidschicht 20 und anschließend der Schichten 16 und 18 oberhalb des Metallbereiches 12 sicher, daß kein Überätzen in den Bereich 10 stattfindet. Die Metallschicht 26, welche die obere Schicht der Zwischenverbindung mit dem Metallbereich 12 ausbildet, wird keine Kurzschlußbedingungen oder einen Leckstrom verursachen. Fig. 6B stellt dieselben Bedingungen, jedoch ohne den Rückätzschritt der Schicht 18 dar.
  • Der Durchschnittsfachmann erkennt, daß das oben beschriebene Verfahren und die dadurch ausgebildeten Strukturen eine Zwischenverbindung schaffen, die Kurzschluß- und Leckstrombedingungen verhindert. Diese Technik läßt kein Ätzen der dielektrischen Zwischenebenen-Schichten zu, das tief in den Bereich 10 geht. Ein ungenaue Justierung des Durchkontaktes über der Metallschicht 12 kann folglich toleriert werden, was eine höhere Dichte der Bauelementeherstellung ermöglicht. Diese Technik schafft ferner eine Zwischenverbindungsschicht, die leicht zum Ausbilden von Mehrfachebenen einer Metallzwischenverbindung verwendet werden kann, ohne ausgeprägte topografische Strukturen zu schaffen, welche das Ausbilden von späteren Zwischenverbindungsebenen schwierig macht.

Claims (25)

1. Verfahren zum Ausbilden einer Kontaktstruktur auf einem integrierten Schaltungsbauelement, welches die Schritte umfaßt:
Ausbilden einer unteren Metallzwischenverbindungsstruktur (12, 14) über einer darunterliegenden Fläche (10);
Ausbilden einer unteren Plasmaoxidschicht (16) über der unteren Zwischenverbindungsstruktur (12, 14) und der darunterliegenden Fläche (10);
Planarisieren der so erhaltenen Fläche durch Ausbilden einer Planarisierungsisolationsschicht (18) über der unteren Oxidschicht (16);
Ausbilden einer oberen Oxidschicht (20) über der unteren Oxidschicht (16) und der Planarisierungsschicht (18)
Ausbilden einer Öffnung (24) durch die untere Oxid-, die Planarisierungsisolations-, und die obere Oxidschicht (16, 18, 20), um an deren Boden einen Abschnitt der unteren Zwischenverbindungsstruktur (12, 14) freizulegen; und
Ausbilden einer oberen Metallzwischenverbindungsschicht (26) über der oberen Oxidschicht (20) und in der Öffnung (24), welche die untere Zwischenverbindungsstruktur (12, 14) kontaktiert;
dadurch gekennzeichnet, daß die obere Oxidschicht (20) aus einen Metalloxid ausgebildet wird, und daß beim Ausbilden einer Öffnung die obere Oxidschicht (20) zum Ausbilden eines Durchkontaktes bzw. Kontaktloches (24) selektive geätzt wird und die untere Oxidschicht (16) und jede freilegte Planarisierungsschicht (18) in dem Durchkontakt zum Freilegen eines Abschnittes der unteren Zwischenverbindungsstruktur (12, 14) selektiv geätzt wird, daß ein Abschnitt des Bodens der Öffnung (24) einen Abschnitt der unteren Oxidschicht (16) freilegt, und daß die obere Zwischenverbindungsschicht (26) über dem freigelegten Abschnitt der unteren Oxidschicht (16) in der Öffnung (24) liegt und diesen kontaktiert.
2. Verfahren nach Anspruch 1, bei welchem beim selektiven Ätzen zum Freilegen der unteren Zwischenverbindungsstruktur ein Ätzen durch die Planarisierungsschicht und die untere Oxidschicht geätzt wird.
3. Verfahren nach Anspruch 1, bei welchem der Schritt zum Planarisieren der erhaltenen Fläche die Schritte umfaßt:
Auftragen einer Planarisierungsisolationsschicht über der unteren Oxidschicht;
Durchführen eines Rückätzens der Planarisierungsschicht zum Freilegen erster Abschnitte der unteren Oxidschicht, wobei die ersten Abschnitte und die übrige Planarisierungsschicht eine im wesentlichen planare Fläche ausbilden, wobei beim selektiven Ätzen zum Freilegen der unteren Zwischenverbindungsstruktur durch die ersten Abschnitte der unteren Oxidschicht geätzt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, welches ferner den Schritt zum Ausbilden und Strukturieren einer Fotoresistschicht (22) über der Metalloxidschicht (20) vor den selektiven Ätzschritten und dem Schritt zum Entfernen der Fotoresistschicht (22) nach den selektiven Ätzschritten umfaßt.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die untere Zwischenverbindungsstruktur (12, 14) Aluminium enthält.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die untere Zwischenverbindungsstruktur (12, 14) ein schwer schmelzendes Metall enthält.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die Planarisierungsschicht (18) aus ei nem Spin-on-Glass bzw. Aufschleuderglas ausgebildet ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die Metalloxidschicht (20) aus einem schwer schmelzenden Metalloxid ausgebildet ist.
9. Verfahren nach einem der Ansprüche 1 bis 7, bei welchem die Metalloxidschicht (20) aus einem Aluminiumoxid ausgebildet ist.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die Ätzrate der unteren Oxidschicht (16) und der Planarisierungsschicht (18) im wesentlichen gleich sind.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die darunterliegende Fläche (10) eine aktive Region ist.
12. Verfahren nach Anspruch 11, bei welchem die aktive Region eine Source/Drain-Region eines Transistors ist.
13. Verfahren nach Anspruch 11, bei welchem die aktive Region eine Gate-Elektrode eines Transistors ist.
14. Verfahren nach einem der Ansprüche 1 bis 10, bei welchem die darunterliegende Fläche (10) eine dielektrische Schicht ist.
15. Eine Kontaktstruktur eines integrierten Schaltungsbauelement, mit:
einer unteren Metallzwischenverbindungsstruktur (12, 14), die oberhalb einer darunterliegenden Fläche (10) angeordnet ist;
einer unteren Plasmaoxidschicht (16), die oberhalb der unteren Zwischenverbindungsstruktur (12, 14) und der darunterliegenden Fläche (10) angeordnet ist;
einer Planarisierungsisolationsschicht (18), die oberhalb wenigstens eines Abschnittes der unteren Oxidschicht (16) angeordnet ist, wobei die Planarisierungsschicht (18) eine Ätzrate aufweist, die im wesentlichen die gleiche wie die Ätzrate der unteren Oxidschicht (16) ist;
einer oberen Oxidschicht (20), die oberhalb der Planarisierungsschicht (18) und der unteren Oxidschicht (16) angeordnet ist;
einer Öffnung (24), die sich durch die untere Oxid-, die Planarisierungsisolations- und die obere Oxidschicht (16, 18, 20) zum Freilegen eines Abschnittes der unteren Zwischenverbindungsstruktur (12, 14) in deren Boden erstreckt; und
einer oberen Metallzwischenverbindungsschicht (26), welche die untere Zwischenverbindungsstruktur (12, 14) in dem Boden der Öffnung (24) kontaktiert;
dadurch gekennzeichnet, daß die obere Oxidschicht (20) aus einem Metalloxid ausgebildet ist, wobei die obere Oxidschicht (20) über der unteren Oxidschicht (16) und der Planarisierungsschicht (18) selektiv geätzt werden kann und die untere Oxidschicht (16) und die Planarisierungsschicht (18) über der unteren Zwischenverbindungsstruktur (12, 14) selektiv geätzt werden können, ein Abschnitt des Bodens der Öffnung (24) einen Abschnitt der unteren Oxidschicht (16) freilegt, und daß die obere Zwischenverbindungsschicht (26) über dem freigelegten Abschnitt der unteren Oxidschicht (16) in der Öffnung (24) liegt und diesen kontaktiert.
16. Struktur nach Anspruch 15, bei welcher die darunterliegende Fläche (10) eine aktive Region ist.
17. Struktur nach Anspruch 16, bei welcher die aktive Region eine Source/Drain-Region eines Transistors ist.
18. Struktur nach Anspruch 16, bei welcher die aktive Region eine Gate-Elektrode eines Transistors ist.
19. Struktur nach Anspruch 15, bei welcher die darunterliegende Fläche (10) eine dielektrische Schicht ist.
20. Struktur nach Anspruch 15, bei welcher das Metalloxid ein schwer schmelzendes Metalloxid umfaßt.
21. Struktur nach Anspruch 15, bei welcher das Metalloxid ein Aluminiumoxid umfaßt.
22. Struktur nach Anspruch 15, bei welcher die Planarisierungsschicht (18) die untere Oxidschicht (16) bedeckt, und dünnere Abschnitte über topographisch höheren Strukturen der unteren Oxidschicht (16) und dickere Abschnitte über topographisch niedrigeren Strukturen der unteren Oxidschicht (16) aufweist.
23. Struktur nach Anspruch 15, bei welcher die Planarisierungsschicht (18) weniger als die gesamte untere Oxidschicht (16) bedeckt, und nicht über topographisch höheren Strukturen der unteren Oxidschicht (16) ausgebildet ist, stattdessen Taschen aus Planarisierungsmaterial ausbildet, welches topographisch niedrigere Strukturen der unteren Oxidschicht (16) füllt.
24. Struktur nach Anspruch 15, bei welcher die Öffnung (24) ferner einen Abschnitt der Planarisierungsschicht (18) freilegt.
25. Struktur nach Anspruch 15, bei welcher die Öffnung (24) weiter als eine Breite der unteren Zwischenverbindungsstruktur (12, 14) an dem Ort der Öffnung (24) ist.
DE69228099T 1991-09-23 1992-09-08 Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur Expired - Fee Related DE69228099T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US76394791A 1991-09-23 1991-09-23

Publications (2)

Publication Number Publication Date
DE69228099D1 DE69228099D1 (de) 1999-02-18
DE69228099T2 true DE69228099T2 (de) 1999-05-20

Family

ID=25069269

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69228099T Expired - Fee Related DE69228099T2 (de) 1991-09-23 1992-09-08 Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur

Country Status (4)

Country Link
US (1) US5593921A (de)
EP (1) EP0534631B1 (de)
JP (1) JPH05211241A (de)
DE (1) DE69228099T2 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
KR0138307B1 (ko) * 1994-12-14 1998-06-01 김광호 반도체 장치의 측면콘택 형성방법
US5904559A (en) * 1996-03-06 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional contact or via structure with multiple sidewall contacts
US5661084A (en) * 1996-10-04 1997-08-26 Taiwan Semiconductor Manufacturing Company, Ltd Method for contact profile improvement
US5858254A (en) * 1997-01-28 1999-01-12 International Business Machines Corporation Multilayered circuitized substrate and method of fabrication
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US5920121A (en) * 1998-02-25 1999-07-06 Micron Technology, Inc. Methods and structures for gold interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
US6696746B1 (en) 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US6025261A (en) 1998-04-29 2000-02-15 Micron Technology, Inc. Method for making high-Q inductive elements
US6624515B1 (en) 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
US20050244337A1 (en) * 2003-04-08 2005-11-03 Xingwu Wang Medical device with a marker
US20050149169A1 (en) * 2003-04-08 2005-07-07 Xingwu Wang Implantable medical device
US20050240100A1 (en) * 2003-04-08 2005-10-27 Xingwu Wang MRI imageable medical device
US20050278020A1 (en) * 2003-04-08 2005-12-15 Xingwu Wang Medical device
US20050261763A1 (en) * 2003-04-08 2005-11-24 Xingwu Wang Medical device
US20050149002A1 (en) * 2003-04-08 2005-07-07 Xingwu Wang Markers for visualizing interventional medical devices
US20070027532A1 (en) * 2003-12-22 2007-02-01 Xingwu Wang Medical device
KR100602131B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device
US4523372A (en) * 1984-05-07 1985-06-18 Motorola, Inc. Process for fabricating semiconductor device
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
US4902533A (en) * 1987-06-19 1990-02-20 Motorola, Inc. Method for selectively depositing tungsten on a substrate by using a spin-on metal oxide
JP2659714B2 (ja) * 1987-07-21 1997-09-30 株式会社日立製作所 半導体集積回路装置
US4894351A (en) * 1988-02-16 1990-01-16 Sprague Electric Company Method for making a silicon IC with planar double layer metal conductors system
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
US5252516A (en) * 1992-02-20 1993-10-12 International Business Machines Corporation Method for producing interlevel stud vias

Also Published As

Publication number Publication date
DE69228099D1 (de) 1999-02-18
EP0534631A1 (de) 1993-03-31
EP0534631B1 (de) 1999-01-07
JPH05211241A (ja) 1993-08-20
US5593921A (en) 1997-01-14

Similar Documents

Publication Publication Date Title
DE69228099T2 (de) Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
DE68917995T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung.
DE69321149T2 (de) Halbleiter-Kontaktöffnungsstruktur und -verfahren
DE4125221C2 (de)
DE69220644T2 (de) Herstellung von Dielektrika in Halbleitervorrichtungen
DE69528409T2 (de) Verfahren zur Herstellung von Löchern in einer dielektrischen Schicht mit niedriger Dielektrizitätskonstante auf einer Halbleitervorrichtung
DE3834241C2 (de) Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE69031575T2 (de) Halbleiteranordnung mit einer trichterförmigen Verbindung zwischen Leiter-Ebenen und Verfahren zu ihrer Herstellung
DE10101568B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10054109C2 (de) Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
DE2430692C2 (de) Verfahren zum Herstellen von Verbindungslöchern in Isolierschichten
DE19704149B4 (de) Verfahren zum Herstellen einer Metallverdrahtung an einem Halbleiterbauteil sowie nach diesem Verfahren hergestellte Metallverdrahtung
DE68917614T2 (de) Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens.
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE68916166T2 (de) Herstellen von selbstjustierenden Kontakten ohne Maske.
DE69327600T2 (de) Herstellungsverfahren von Submikronkontakten
DE69618386T2 (de) Damaszener-Doppelprozess mit Löchern mit abgeschrägten Flauben
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE19626039C2 (de) Verfahren zum Herstellen einer Metalleitung
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE4232621C1 (de) Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur
EP0373258B1 (de) Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE19531602C2 (de) Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee