JPH05211241A - ビア構成体及びその製造方法 - Google Patents

ビア構成体及びその製造方法

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JPH05211241A
JPH05211241A JP4254522A JP25452292A JPH05211241A JP H05211241 A JPH05211241 A JP H05211241A JP 4254522 A JP4254522 A JP 4254522A JP 25452292 A JP25452292 A JP 25452292A JP H05211241 A JPH05211241 A JP H05211241A
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JP
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layer
insulating layer
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metal oxide
conductive
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JP4254522A
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English (en)
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Fusen E Chen
イー． チェン フーセン
Fu-Tai Liou
リョウ フ−タイ
Girish A Dixit
エイ． ディクシット ギリッシュ
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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    • Y10S148/043—Dual dielectric
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Abstract

(57)【要約】 （修正有） 【目的】 半導体集積回路のコンタクト開口即ちビアを
製造する方法及びそれにより製造される集積回路を提供
する。 【構成】 領域１０の上に第一金属領域１２，１４が形
成され、集積回路上に第一絶縁層１６を形成し、この上
に第二絶縁層１８を形成し、これの一部をエッチングし
て前者の一部を露出させてこれら両絶縁層は実質的に平
坦な表面とする。この上に金属酸化物層２０と更にこの
上にホトレジスト層２２を形成しパターニングする。次
に層２０を選択エッチングし、層１６の一部を露出させ
てビアを形成する。更にエッチングして領域１２の一部
を露出させレジスト層を除去し第二金属層２６を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
に関するものであって、更に詳細には、ビア（貫通孔）
の構成体及びその製造方法に関するものである。
【０００２】
【従来の技術】集積回路装置が一層複雑となりかつ集積
度を増加させることが必要となるに従い、装置の種々の
部分を接続するためにより多くの数の相互接続レベルが
必要とされる。複雑な装置は、二層又はそれ以上のレベ
ルの多結晶シリコン相互接続を有しそれに続いて一つ又
はそれ以上のレベルの金属相互接続を有するように設計
されている。より重要な処理ステップのうちの一つは、
層間誘電体により分離された異なったレベルにおける二
つの金属又は導電性層を相互接続させることである。
【０００３】現在、下側に存在する導電性層は層間酸化
物層で被覆されている。この層間酸化物層は、下側に存
在する導電性層のトポグラフィ即ち地形的形状に従って
いる。次いで、層間絶縁層を貫通してコンタクト乃至は
ビア（貫通孔）を形成し、下側に存在する導電性層の表
面の選択した区域を露出させる。次いで、上部導電性層
をパターニングし且つ該コンタクト乃至はビアを介して
下側に存在する導電性層へ相互接続させる。
【０００４】歴史的に、ビアの寸法は、マスクの不整合
を補償するために、典型的に、下側に存在する導電性層
の幅よりも小さなものであった。何らかの不整合が発生
し、その際にビアの一部が下側に存在する導電性層の幅
を越えて存在する場合には、層間酸化物層を介して導電
性層の側に該酸化物の下側に存在する基板又は層内にエ
ッチングする可能性があった。
【０００５】図１に示した従来技術は、この問題を示し
ている。金属導電性領域３２及び３４を下側に存在する
領域３０の上に形成する。金属領域３２，３４及び下側
に存在する領域３０のトポグラフィ即ち地形的形状に従
って、層間酸化物層３６を集積回路の表面上に形成す
る。層間酸化物層３６を介してコンタクト開口乃至はビ
ア３８を形成し、金属領域３２の一部を露出させる。金
属層３２は上側に存在する金属層と相互接続する。しか
しながら、マスク不整合が存在する場合には、コンタク
ト即ちビア３８は層３６と領域３０との間の接続部を介
して下側に存在する層３０内にエッチングされる。その
後に、金属層３２と相互接続させるために金属層４０を
形成すると、金属層４０も領域４２で示した如く、ビア
３８の底部において下側に存在する層３０と接触する。
【０００６】金属層４０が領域４２において層３０と相
互接続すると、金属層３２と４０との間の相互接続の一
体性乃至は信頼性が問題となる。層４０と下側に存在す
る層３０との間に短絡回路条件が存在する場合がある。
更に、金属層３２の下側にトランジスタが存在する場合
にはリーク電流が存在する場合があり、該トランジスタ
を実質的に劣化させる。換言すると、金属と異なったレ
ベルに形成したドープしたポリシリコンとの間に短絡回
路条件が存在する場合があるか、又は同一のレベルに形
成した金属の間に短絡回路条件が存在する場合がある。
【０００７】
【発明が解決しようとする課題】短絡回路条件やリーク
電流を防止しながらより小型の金属相互接続を使用する
ことにより集積度を増加させることを可能とする構成体
及び半導体装置の製造方法を提供することが所望されて
いる。このような技術が、装置の機能性を劣化させるこ
となしに、相互接続体の下側に存在する金属領域に対し
より小さなエンクロージャ即ち包囲体を与えるものであ
ることが望ましい。更に、その上表面上においてほぼ平
坦である相互接続体を与えるものであることが望まし
い。更に、このような技術は、現在使用されている製造
方法と適合性があり且つ比較的簡単に使用できるもので
ことが望ましい。
【０００８】
【課題を解決するための手段】本発明は、二つの金属層
の間の相互接続の一体性乃至は信頼性を確保するコンタ
クト開口乃至はビアを製造することにより、集積回路製
造方法及びその方法により製造された集積回路内に組込
むことが可能である。本発明によれば、下側に存在する
領域の上に第一導電性領域を形成する。次いで、実質的
に平坦な絶縁層を第一導電性領域の上に形成し、該絶縁
層は、それを貫通する開口を有しており、第一導電性領
域の一部を露出させる。実質的に平坦な絶縁層の上に金
属酸化物層を形成する。次いで、第二導電層を金属酸化
物層の上に形成し且つ該開口内で第一導電性領域の露出
部分の上に形成する。
【０００９】
【実施例】以下に説明する処理ステップ及び構成体は、
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、且つ本発明を理解する上で必要と思われ
る処理ステップについて説明する。尚、製造期間中にお
ける集積回路の一部の断面を示した添付の図面は縮尺ど
おりに画いたものではなく本発明の重要な特徴をよりよ
く示すために適宜拡縮して示してある。
【００１０】図２を参照すると、当該技術分野において
公知の方法により、下側に存在する領域１０の上に、領
域１２及び１４として示した第一導電性層を形成する。
領域１２，１４は典型的に、爾後に形成される相互接続
体の第一の且つ下側に存在する金属領域である。領域１
２，１４は約５０００乃至８０００Åの間の厚さを有し
ている。これらの領域は、典型的に、アルミニウム又は
耐火性金属から形成することが可能である。簡単化のた
めに、これらの領域は、以後、金属領域として言及す
る。また、説明の便宜上、領域１２と共に形成される相
互接続体のみについて説明する。
【００１１】下側に存在する領域１０又は領域１０の種
々の部分は基板、酸化物層、又は例えばトランジスタ
（不図示）のゲート又はトランジスタのソース／ドレイ
ン領域等の活性区域とすることが可能である。領域１
２，１４は同一の金属層から形成されるが、領域１２，
１４は必ずしも集積回路上の同一の面内に存在すること
が必要なものではない。
【００１２】第一層間誘電体層１６は、集積回路上に形
成した絶縁層である。層１６は、典型的に、約５０００
Åの厚さを有するプラズマ酸化物層である。第二層間誘
電体層１８も、層１６のうちに形成した絶縁層である。
この上側の層１８は、下側に存在する特徴部よりもより
平坦な表面を形成する傾向がある。層１８は典型的に
は、スピンオンガラス又はポリイミド又は例えばホトレ
ジスト等のような表面を平坦化させるために付与し且つ
その後にエッチバックすることが可能な任意の物質とす
ることが可能である。層１８は、約３０００乃至５００
０Åの間の厚さを有している。この段階までの装置の製
造は、当該技術分野において公知の従来の処理ステップ
を使用することが可能である。
【００１３】図３を参照すると、第二絶縁層１８をエッ
チングして、実質的に平坦な表面を形成し、その全体的
な厚さは第一絶縁層１６の厚さにほぼ等しい。従って、
このエッチングステップは、第一絶縁層１６の一部を露
出させ、一方層１８は窪んだ区域内に残存してより平坦
な表面を形成している。
【００１４】次いで、第一及び第二層間誘電体層１６及
び１８の表面上に、金属酸化物層２０を付着形成し、金
属１２と上側レベル相互接続体との間の全体的な層間誘
電体領域を増加させる。この誘電体領域の全体的な厚さ
の増加は、容量を減少させ、従って回路性能を増加させ
る。金属酸化物層２０は、例えば耐火性金属酸化物又は
酸化アルミニウム等の電気的絶縁体である任意の物質か
ら形成することが可能である。層２０は、典型的に、約
５０００Åの厚さを有している。更に、金属酸化物層２
０及びそのエッチング物質は、下側に存在する層間誘電
体層１６及び１８の上側において層２０が選択的にエッ
チングされるように選択すべきである。同様に、層間誘
電体層１６及び１８及びそれらのエッチング物質は、そ
れらが実質的に同一の速度でエッチングし且つ下側金属
層１２に対して選択した物質の上側において選択的にエ
ッチングされるように選択すべきである。
【００１５】ホトレジスト層２２が装置上に形成され且
つパターニングされて、コンタクト開口内乃至はビア２
４を画定し、その中において下側に存在する金属領域１
２に対するコンタクトが形成される。次いで、下側に存
在する層間誘電体層１６及び１８のかなりの部分を除去
することなしに、ビア２４内において金属酸化物層２０
の露出部分を選択的にエッチング除去する。
【００１６】図４を参照すると、層間誘電体層１６及び
１８がビア２４内においてエッチングされ、金属領域１
２の一部を露出させる。誘電体層１６及び１８はビア２
４内において実質的に同一の速度でエッチングされ且つ
金属領域１２の上表面よりもわずかに下側の深さへオー
バーエッチする。図４に示した如く、ビア２４の不整合
は重要なものではない。何故ならば、層間誘電体層が実
質的に平坦だからである。層間絶縁層１６と下側に存在
する領域１０との間の接続部の浸透が発生するように層
間誘電体層１６がエッチングされることはない。
【００１７】図５Ａを参照すると、ホトレジスト層２２
が除去される。次いで、金属酸化物層２０の上及びビア
２４の中に第二導電性層２６を形成する。層２６は、典
型的に、約５０００乃至８０００Åの間の厚さを有し且
つ第一導電性領域１２と共に相互接続体の上側層を形成
する。層１６と領域１０との間の接続部を介してエッチ
ングが発生することはないので、短絡回路条件が発生す
ることはなく、且つ相互接続体の形成の結果としてリー
ク電流が発生することはない。
【００１８】図５Ｂを参照すると、別の実施態様に基づ
くプロセスでは、最初に金属酸化物層２０を選択的にエ
ッチングする。この別の実施例の場合には金属酸化物層
２０を付着形成する前に、層間誘電体層１６及び１８を
薄くするためにエッチバックを行うことはない。
【００１９】図６を参照すると、ビア２４は金属領域１
２よりも大きなものとすることが可能である。この場合
にも、金属酸化物層２０へ次いで金属領域１２の上側の
層１６及び１８を選択的にエッチングすることは、領域
１０内への過剰なエッチングが発生しないことを確保し
ている。金属領域１２と共に相互接続体の上部層を形成
する金属層２６は、何等短絡回路条件又はリーク電流を
発生するものではない。図６Ｂは同一の条件を示してい
るが、層１８のエッチバックステップが存在しない場合
を示している。
【００２０】当業者により理解される如く、上述した方
法及びその方法により製造される構成体は、短絡回路条
件及びリーク電流条件を防止する相互接続体を提供して
いる。本発明技術は、層間誘電体層のエッチングが領域
１０内深くに入ることを許容するものではない。従っ
て、金属層１２上のビアの不整合を認容することを可能
とし、より高い集積度の装置を製造することを可能とし
ている。本発明技術は、更に、後の相互接続レベルを形
成することを困難とする厳しい地形的な特徴を発生する
ことなしに、多層レベルの金属相互接続体を容易に使用
することを可能とする相互接続層を提供している。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来の半導体装置構成体を示した概略断面
図。
【図２】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図５Ａ】 本発明の一実施例に基づく半導体装置構成
体を製造する一段階における状態を示した概略断面図。
【図５Ｂ】 本発明の一実施例に基づく半導体装置構成
体を製造する一段階における状態を示した概略断面図。
【図６Ａ】 本発明の一実施例に基づく半導体装置構成
体を製造する一段階における状態を示した概略断面図。
【図６Ｂ】 本発明の一実施例に基づく半導体装置構成
体を製造する一段階における状態を示した概略断面図。
【符号の説明】
１０ 下側に存在する領域 １２，１４ 第一導電性層 １６ 第一層間誘電体層 １８ 第二層間誘電体層 ２０ 金属酸化物層 ２２ ホトレジスト層 ２４ ビア（コンタクト開口） ２６ 第二導電性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フーセン イー． チェン アメリカ合衆国， テキサス 75287， ダラス， ミッドウエイ ロード 18175, ナンバー 227 (72)発明者 フ−タイ リョウ アメリカ合衆国， テキサス 75010， カーロルトン， ランスダウン ドライブ 2027 (72)発明者 ギリッシュ エイ． ディクシット アメリカ合衆国， テキサス 75287， ダラス， ミッドウエイ ロード 18175, ナンバー 159

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路のビアを製造する方法に
    おいて、下側に存在する領域の上に第一導電性領域を形
    成し、前記第一導電性領域の上に実質的に平坦化した絶
    縁層を形成し、前記実質的に平坦化した絶縁層の一部を
    露出させる第一開口を具備する金属酸化物層を前記絶縁
    層上に形成し、前記第一開口を介し前記平坦化した絶縁
    層を介して第二開口を形成し、前記第一導電性領域の露
    出部分上で前記第一及び第二開口内及び前記金属酸化物
    層上に第二導電性層を形成する、上記各ステップを有す
    ることを特徴とする方法。
  2. 【請求項２】 請求項１において、導電性領域が金属性
    であることを特徴とする方法。
  3. 【請求項３】 請求項１において、前記下側に存在する
    領域が活性区域であることを特徴とする方法。
  4. 【請求項４】 請求項１において、前記下側に存在する
    領域が誘電体層であることを特徴とする方法。
  5. 【請求項５】 請求項１において、更に、前記集積回路
    上に第一適合性絶縁層を形成し、前記第一絶縁層上に第
    二平坦化用絶縁層を形成する、上記各ステップを有する
    ことを特徴とする方法。
  6. 【請求項６】 請求項５において、更に、前記第一絶縁
    層の部分が露出されるまで前記第二絶縁層をエッチバッ
    クし、前記露出された第一絶縁層及び残存する第二絶縁
    層が実質的に平坦な表面を形成することを特徴とする方
    法。
  7. 【請求項７】 請求項５において、前記第二絶縁層がス
    ピンオンガラス層であることを特徴とする方法。
  8. 【請求項８】 請求項５において、前記第二絶縁層がポ
    リイミドであることを特徴とする方法。
  9. 【請求項９】 半導体集積回路のビアを製造する方法に
    おいて、下側に存在する領域の上に第一導電性領域を形
    成し、前記集積回路上に第一適合性絶縁層を形成し、前
    記第一絶縁層上に第二平坦化用絶縁層を形成し、前記第
    一絶縁層の一部が露出されるまで前記第二絶縁層をエッ
    チバックし、その際に露出された第一絶縁層及び残存す
    る第二絶縁層が実質的に平坦な表面を形成し、前記露出
    された第一絶縁層及び残存する第二絶縁層上に金属酸化
    物層を形成し、前記金属酸化物層上にホトレジスト層を
    形成すると共にパターニングし、前記金属酸化物層を選
    択的にエッチングして前記第一絶縁層の一部を露出させ
    るビアを形成し、前記ビア内の第一絶縁層を選択的にエ
    ッチングして前記第一金属領域の一部を露出させ、前記
    ホトレジスト層を除去し、前記金属酸化物層上及び前記
    第一金属領域と接触するビア内に第二導電性層を形成す
    る、上記各ステップを有することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記第一及び第二
    導電性層が金属であることを特徴とする方法。
  11. 【請求項１１】 請求項９において、前記第一導電性領
    域が約５０００乃至８０００Åの間の厚さを有している
    ことを特徴とする方法。
  12. 【請求項１２】 請求項９において、前記第一導電性領
    域がアルミニウムを有することを特徴とする方法。
  13. 【請求項１３】 請求項９において、前記第一金属領域
    が耐火性金属を有することを特徴とする方法。
  14. 【請求項１４】 請求項９において、前記下側に存在す
    る領域が活性区域であることを特徴とする方法。
  15. 【請求項１５】 請求項９において、前記活性区域がト
    ランジスタのソース／ドレイン領域であることを特徴と
    する方法。
  16. 【請求項１６】 請求項１４において、前記活性区域が
    トランジスタのゲート電極であることを特徴とする方
    法。
  17. 【請求項１７】 請求項９において、前記下側に存在す
    る領域が誘電体層であることを特徴とする方法。
  18. 【請求項１８】 請求項９において、前記第一適合性絶
    縁層がプラズマ酸化物層であることを特徴とする方法。
  19. 【請求項１９】 請求項９において、前記第一適合性絶
    縁層が約５０００Åの厚さを有することを特徴とする方
    法。
  20. 【請求項２０】 請求項９において、前記第二平坦化用
    絶縁層がスピンオンガラス層であることを特徴とする方
    法。
  21. 【請求項２１】 請求項９において、前記第二平坦化用
    絶縁層がポリイミド層であることを特徴とする方法。
  22. 【請求項２２】 請求項９において、前記第二平坦化用
    絶縁層が約３０００乃至５０００Åの間の厚さを有する
    ことを特徴とする方法。
  23. 【請求項２３】 請求項９において、前記金属酸化物層
    が約５０００Åの厚さを有することを特徴とする方法。
  24. 【請求項２４】 請求項９において、前記金属酸化物層
    が耐火性金属酸化物であることを特徴とする方法。
  25. 【請求項２５】 請求項９において、前記金属酸化物層
    が酸化アルミニウムであることを特徴とする方法。
  26. 【請求項２６】 請求項９において、前記第二絶縁層の
    一部が前記金属酸化物層を選択的にエッチングするステ
    ップ期間中に露出されることを特徴とする方法。
  27. 【請求項２７】 請求項９において、更に、前記第一絶
    縁層を選択的にエッチングするステップ期間中に残存す
    る第二絶縁層の一部を選択的にエッチングするステップ
    を有することを特徴とする方法。
  28. 【請求項２８】 請求項２７において、前記第一及び第
    二絶縁層のエッチレイトが実質的に同一であることを特
    徴とする方法。
  29. 【請求項２９】 請求項９において、前記第二導電性層
    が約５０００乃至８０００Åの厚さを有することを特徴
    とする方法。
  30. 【請求項３０】 半導体集積回路の一部を構成する構成
    体において、下側に存在する領域の一部の上に配設して
    第一導電性領域が設けられており、貫通する開口をもっ
    た実質的に平坦な絶縁層が前記第一導電性領域の一部の
    上及び前記下側に存在する領域の一部の上に配設されて
    おり、前記第一導電性領域の一部が前記開口内に露出さ
    れており、前記絶縁層の上に金属酸化物層が配設して設
    けられており、前記金属酸化物層の上に第二導電性層が
    配設して設けられていることを特徴とする構成体。
  31. 【請求項３１】 請求項３０において、前記下側に存在
    する領域が活性区域であることを特徴とする構成体。
  32. 【請求項３２】 請求項３０において、前記下側に存在
    する領域が誘電体層であることを特徴とする構成体。
  33. 【請求項３３】 請求項３０において、前記平坦な絶縁
    層が第一絶縁層の上に配設して設けらた第二絶縁層を有
    することを特徴とする構成体。
  34. 【請求項３４】 請求項３０において、前記平坦な絶縁
    層が、実質的に、前記第一導電性領域の側部に配設した
    前記絶縁層の上部部分にスピンオンガラスの領域をもっ
    たプラズマ酸化物層を有することを特徴とする構成体。
  35. 【請求項３５】 請求項３０において、前記平坦な絶縁
    層が、実質的に、前記第一導電性領域の側部に配設した
    前記絶縁層の上部部分内にポリイミドの領域をもったプ
    ラズマ酸化物層を有することを特徴とする構成体。
JP4254522A 1991-09-23 1992-09-24 ビア構成体及びその製造方法 Pending JPH05211241A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US763947 1985-08-08
US76394791A 1991-09-23 1991-09-23

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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
KR0138307B1 (ko) * 1994-12-14 1998-06-01 김광호 반도체 장치의 측면콘택 형성방법
US5904559A (en) * 1996-03-06 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional contact or via structure with multiple sidewall contacts
US5661084A (en) * 1996-10-04 1997-08-26 Taiwan Semiconductor Manufacturing Company, Ltd Method for contact profile improvement
US5858254A (en) * 1997-01-28 1999-01-12 International Business Machines Corporation Multilayered circuitized substrate and method of fabrication
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US5920121A (en) * 1998-02-25 1999-07-06 Micron Technology, Inc. Methods and structures for gold interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
US6696746B1 (en) 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US6025261A (en) 1998-04-29 2000-02-15 Micron Technology, Inc. Method for making high-Q inductive elements
US6624515B1 (en) 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
US20050244337A1 (en) * 2003-04-08 2005-11-03 Xingwu Wang Medical device with a marker
US20050149169A1 (en) * 2003-04-08 2005-07-07 Xingwu Wang Implantable medical device
US20050240100A1 (en) * 2003-04-08 2005-10-27 Xingwu Wang MRI imageable medical device
US20050278020A1 (en) * 2003-04-08 2005-12-15 Xingwu Wang Medical device
US20050261763A1 (en) * 2003-04-08 2005-11-24 Xingwu Wang Medical device
US20050149002A1 (en) * 2003-04-08 2005-07-07 Xingwu Wang Markers for visualizing interventional medical devices
US20070027532A1 (en) * 2003-12-22 2007-02-01 Xingwu Wang Medical device
KR100602131B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device
US4523372A (en) * 1984-05-07 1985-06-18 Motorola, Inc. Process for fabricating semiconductor device
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
US4902533A (en) * 1987-06-19 1990-02-20 Motorola, Inc. Method for selectively depositing tungsten on a substrate by using a spin-on metal oxide
JP2659714B2 (ja) * 1987-07-21 1997-09-30 株式会社日立製作所 半導体集積回路装置
US4894351A (en) * 1988-02-16 1990-01-16 Sprague Electric Company Method for making a silicon IC with planar double layer metal conductors system
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
US5252516A (en) * 1992-02-20 1993-10-12 International Business Machines Corporation Method for producing interlevel stud vias

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Publication number Publication date
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EP0534631A1 (en) 1993-03-31
DE69228099T2 (de) 1999-05-20
EP0534631B1 (en) 1999-01-07
US5593921A (en) 1997-01-14

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