DE19920757B4 - Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und elektrische Zwischenverbindungsstruktur - Google Patents

Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und elektrische Zwischenverbindungsstruktur Download PDF

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Abstract

Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung, aufweisend die Schritte:
a) Aufbringen einer leitfähigen Diffusionssperrschicht auf ein Substrat;
b) Ablagern einer Kupferschicht auf der leitfähigen Diffusionssperrschicht; und
c) Bilden einer Kupferoxidschicht auf der Kupferschicht.

Description

  • Hintergrund der Erfindung
  • In der Vergangenheit waren Kupfer-Zwischenverbindungen auf integrierten Schaltungen wegen der Diffusion von Kupfer in das Siliciumsubstrat nicht möglich, das die elektrischen Eigenschaften von Silicium derart verändert, dass ein Funktionieren der Transistoren in den integrierten Schaltungen verhindert wird. Jüngste Entwicklungen haben sich beim Vorsehen einer Diffusionssperrschicht zwischen der Kupferzwischenverbindung und dem Substrat als erfolgreich erwiesen. Beispielsweise hat IBM ein Damaszierungsverfahren entwickelt, um eine Diffusionssperrschicht in Siliciumwafern zusammen mit Kupfer abzulagern; siehe IEEE Spectrum, Januar 1998 vol. 35, Seite 23 und IBM Research vol. 35, Nummer 4, 1997, Seite 17. Diese Entwicklungen erlauben erstmals den kommerziellen Einsatz von Kupfer in integrierten Schaltungen.
  • Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf ein Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und eine entsprechende elektrische Zwischenverbindungsstruktur.
  • Wesen der Erfindung
  • Die vorliegende Erfindung stellt nicht-lineare Schaltelemente auf Kupferbasis auf integrierten Schaltungen bereit. Nicht-lineare Schaltelemente wie Kupferoxid-Gleichrichter sind wegen früher ungelöster Probleme, nämlich dass Kupfer das Siliciumsubstrat verunreinigt, in integrierten Schaltungen nicht verwendet worden. Aufgrund jüngster Erfolge in der Entwicklung effizienter Diffusionssperrschichten zwischen Kupfer und dem Siliciumsubstrat ist die Plazierung nicht-linearer Schaltelemente auf Kupferbasis auf integrierten Schaltungen jetzt möglich.
  • Kupferoxid-Gleichrichter werden für verschiedene Zwecke eingesetzt, u. a. zur Vorsehung eines Spannungsabfalls und Verhütung von Schaden an empfindlichen Geräten durch Spannungsspitzen. Diese Gleichrichter basieren auf dem Wissen, dass eine Schicht Kupferoxid auf der Oberfläche eines Kupferleiters den Durchtritt von Elektronen aus dem Kupfer in das Oxid erlaubt, aber den Durchtritt von Elektronen aus dem Oxid in das Kupfer verhindert.
  • Hierin wird eine Reihe von Wegen zur Herstellung nicht-linearer Schaltelemente auf Kupferbasis auf integrierten Schaltungen offenbart. Ein Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung umfasst die Schritte:
    • a) Aufbringen einer leitfähigen Diffusionssperrschicht auf ein Substrat;
    • b) Ablagern einer Kupferschicht auf der leitfähigen Diffusionssperrschicht; und
    • c) Bilden einer Kupferoxidschicht auf der Kupferschicht.
  • Die Zusammensetzung der Kupferoxidschicht besteht überwiegend aus Cu2O. Schritt c) erfolgt vorzugsweise durch Ablagern einer Schicht Kupferoxid oder durch Oxidieren wenigstens eines Teils der Kupferschicht. Insbesondere kann Schritt c) die Schritte umfassen: Aufbringen einer dielektrischen Schicht auf die Schicht aus eingeschlossenem Kupfer, Aufbringen eines Resistmaterials zur Definierung der Diodenregion, Aufbringen eines Musters auf das Resistmaterial, Durchätzen der dielektrischen Schicht dort, wo das Resistmaterial nicht vorhanden ist, bis zumindest ein Abschnitt des Kupfers freigelegt ist, Abtragen des Resistmaterials, Ablagern einer Diffusionssperrschicht auf dem freigelegten Kupfer und der verbleibenden dielektrischen Schicht, Ätzen zur selektiven Abtragung der Diffusionssperrschicht auf dem Kupfer, und Aufbringen einer Kupferoxidschicht auf das freigelegte Kupfer.
  • Nach Bildung der Kupferoxidschicht auf der Kupferschicht kann eine chemisch-mechanische Planarisierung der Kupferoxidschicht durchgeführt werden. Alternativ kann eine anisotrope Ätzung, beispielsweise eine Plasmahinterätzung der Kupferoxidschicht durchgeführt werden. Dann wird eine Einlage oder Diffusionssperrschicht abgelagert. Zum Schluss kann eine dielektrische Schicht aufgebracht werden. Die Zusammensetzung der Einlage und Diffusionssperrschicht kann Tantal, Tantalnitrid, Titannitrid, Wolframnitrid, Titan-Siliciumnitrid, Molybdännitrid, Tantal-Siliciumnitrid, Siliciumnitrid, Cux, Gey, oder CuAl-Legierung sein; siehe Jackson, Broadbent et al., Solid State Technology Vol. 41, Bd. 3, März 1998; S.C. Sun, 1997 IEDM; US-Patente 5,420,069 und 5,430,258 , welche durch Querverweis alle hierin mit aufgenommen werden.
  • Das Substrat kann durch Aufbringen eines bemusterten Resistmaterials, Ätzen der dielektrischen Schicht, wo das Resistmaterial nicht vorhanden ist und dann Abtragen des Resistmaterials vorgeformt werden. Auf dem Substrat wird eine Einlage abgelagert. Dann wird Kupfer auf der Einlage abgelagert, welches enge Gräben vollständig ausfüllt, aber weitere Flächen nur teilweise füllt. Danach wird Kupferoxid abgelagert, das die Resttiefe der weiteren Flächen ausfüllt. Die Herstellung eines derartigen Schaltelementes umfasst die folgenden Schritte:
    • a) Ablagern einer dielektrischen Schicht auf ein Substrat,
    • b) Aufbringen eines bemusterten Resistmaterials auf die dielektrische Schicht,
    • c) Ätzen der dielektrischen Schicht, wo das Resistmaterial nicht vorhanden ist,
    • d) Abtragen des Resistmaterials,
    • e) Aufbringen einer leitfähigen Diffusionssperrschicht auf das Substrat,
    • f) Ablagern einer Kupferschicht auf der leitfähigen Diffusionssperrschicht,
    • g) Bilden einer Kupferoxidschicht auf der Kupferschicht,
    • h) Durchführen einer chemischen oder mechanischen Planarisierung der Kupferoxidschicht zur Bildung einer planarisierten Oberfläche, und
    • i) Ablagern einer nicht-leitfähigen Diffusionssperrschicht-Lage auf der planarisierten Oberfläche.
  • In Übereinstimmung mit dieser Erfindung wird auch eine elektrische Zwischenverbindungsstruktur bereitgestellt, die umfasst:
    • a) eine Substratschicht;
    • b) eine leitfähige Diffusionssperrschicht auf der Substratschicht;
    • c) eine Kupferschicht auf der leitfähigen Diffusionssperrschicht; und
    • d) eine Kupferoxidschicht auf der Kupferschicht.
  • Eine derartige elektrische Zwischenverbindungsstruktur kann zusätzlich eine Diffusionssperrschicht auf der Kupferoxidschicht aufweisen.
  • Kurze Beschreibung der Zeichnung
  • 1(a–e) ist eine Verfahrensdarstellung der Herstellung eines nicht-linearen Schaltelementes auf einer integrierten Schaltung in Übereinstimmung mit der Erfindung.
  • 2(a–d) ist eine Verfahrensdarstellung einer zweiten Art der Herstellung eines nichtlinearen Schaltelementes auf einer integrierten Schaltung in Übereinstimmung mit der Erfindung.
  • Beschreibung der bevorzugten Ausführungsformen
  • Ein Verfahren zur Bildung eines nicht-linearen Schaltelementes auf einer integrierten Schaltung ist in 1(a–e) gezeigt. Zuerst wird eine Diffusionssperrschicht 1 auf ein Substrat 2 aufgebracht. Dann wird eine Kupferschicht 3 auf der Diffusionsschicht abgelagert, gefolgt von der Aufbringung einer Sperrschicht und einer dielektrischen Schicht 4. Danach wird ein bemustertes Resistmaterial 5 auf der Oberseite der dielektrischen Schicht gebildet, gefolgt von einem Ätzschritt, der einen Abschnitt des Kupfers 6 freilegt, wo das Resistmaterial nicht vorhanden ist. Dann wird das Resistmaterial abgetragen. Auf die freigelegten Abschnitte des Kupfers sowie die dielektrische Schicht 4 wird dann noch eine Diffusionssperrschicht 7 aufgelegt. Vorzugsweise ist die Diffusionssperrschicht 1 elektrisch leitend. Die Diffusionssperrschicht 7 muss ein elektrischer Isolator sein. Eine anisotrope Ätzung trägt die Diffusionssperrschicht ab, die die freigelegten Abschnitte des Kupfers bedeckt, während sie die Diffusionssperrschicht auf den Seitenwänden der dielektrischen Schicht 8 belässt. Auf den freigelegten Abschnitten des Kupfers 6 und der dielektrischen Schicht 4 wird dann Kupferoxid 9 abgelagert. Eine chemische und mechanische Planarisierung trägt das Kupferoxid 9 auf der Oberseite der dielektrischen Schicht 4 ab, während das an das Kupfer 3 angrenzende Kupferoxid 10 festgehalten wird. Zum Schluss wird eine Diffusionssperrschicht-Lage 10a auf der Oberfläche abgelagert. Die Diffusionssperrschicht-Lage 10a ist vorzugsweise ein elektrischer Isolator, wie z. B. Siliciumnitrid.
  • Zur Bildung der notwendigen elektrischen Verbindung mit dem nicht-linearen Schaltelement werden dann die folgenden herkömmlichen Schritte durchgeführt. Auf der Oberseite der Diffusionssperrschicht-Lage 10a wird eine dielektrische Schicht abgelagert. Ein Photoresistmaterial wird abgelagert und dann bemustert. Das Photoresistmaterial wird bis zur Diffusionssperrschicht-Lage 10a hinunter geätzt, wobei die Diffusionssperrschicht-Lage 10a selektiv dort abgetragen wird, wo das Photoresistmaterial nicht vorhanden ist. Dann wird eine elektrisch leitende Einlage abgelagert. Zum Schluss wird eine Kupferschicht abgelagert, um einen elektrischen Kontakt mit der Kupferoxidschicht 10 herzustellen.
  • Ein zweites Verfahren zur Bildung eines nicht-linearen Schaltelementes auf einer integrierten Schaltung ist in 2(a–d) gezeigt. Ein Resistmaterial 11 wird auf das Substrat 12 aufgebracht und dann bemustert. Dann wird das Substrat dort, wo es durch das Resistmaterial hindurch freigelegt ist, bis zu der Ätzungsunterbrechungsschicht 12a hinunter geätzt. Danach wird das Resistmaterial abgetragen. Es wird eine Diffusionssperrschicht oder Einlage 13 abgelagert. Dann wird eine Kupferschicht 14 aufgebracht. In engen Ätzungsregionen oder Gräben füllt das Kupfer die Ätzungsregionen vollständig. Auf der Kupferschicht 14 wird Kupferoxid 15 gebildet und/oder abgelagert. Die chemische und mechanische Planarisierung trägt dann das Kupfer und Kupferoxid auf der Oberseite der dielektrischen Schicht ab, während das an das Substrat 12 angrenzende Kupfer und Kupferoxid/Kupferabschnitte 16 festgehalten werden. In weiteren Regionen verbleibt das Kupferoxid nach der Planarisierung. Zum Schluss wird eine Diffusionssperrschicht-Lage 17, d. h. ein elektrischer Isolator, auf der planarisierten Oberfläche abgelagert.
  • Die Struktur kann dann mit einer unteren Leitschicht 18 und einer oberen Leitschicht 19 elektrisch verbunden werden. Ein Durchgang 20 stellt den elektrischen Kontakt mit dem Kupferoxid 15 her.
  • Zwar sind vorstehend verschiedenartige Verfahren und Vorrichtungen in Übereinstimmung mit der Erfindung beschrieben und in den Zeichnungen dargestellt worden, es wird jedoch verständlich sein, dass die Erfindung nicht darauf beschränkt ist, sondern alle internen Formen und Modifikationen einschließt, die unter den Schutzbereich der nachfolgenden Ansprüche fallen.

Claims (10)

  1. Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung, aufweisend die Schritte: a) Aufbringen einer leitfähigen Diffusionssperrschicht auf ein Substrat; b) Ablagern einer Kupferschicht auf der leitfähigen Diffusionssperrschicht; und c) Bilden einer Kupferoxidschicht auf der Kupferschicht.
  2. Verfahren nach Anspruch 1, wobei Schritt c) durch Ablagern einer Kupferoxidschicht durchgeführt wird.
  3. Verfahren nach Anspruch 1, wobei Schritt c) durch Oxidieren zumindest eines Teils der Kupferschicht durchgeführt wird.
  4. Verfahren nach Anspruch 1, wobei Schritt c) die Schritte umfasst: Aufbringen einer dielektrischen Schicht auf die Kupferschicht, Aufbringen eines bemusterten Resistmaterials, Durchätzen der dielektrischen Schicht dort, wo das Resistmaterial nicht vorhanden ist, bis zumindest ein Abschnitt des Kupfers freigelegt ist, Abtragen des Resistmaterials, Ablagern einer nicht-leitfähigen Diffusionssperrschicht auf dem freigelegten Kupfer und der verbleibenden dielektrischen Schicht, Ätzen zur selektiven Abtragung der nicht-leitfähigen Diffusionssperrschicht auf dem Kupfer, und Aufbringen einer Kupferoxidschicht auf das freigelegte Kupfer.
  5. Verfahren nach Anspruch 1, welches ferner den Schritt d) einer chemisch-mechanischen Planarisierung der Kupferoxidschicht umfasst.
  6. Verfahren nach Anspruch 1, welches ferner den Schritt d) einer anisotropen Hinterätzung der Kupferoxidschicht umfasst.
  7. Verfahren nach Anspruch 1, wobei das Substrat durch Aufbringen eines bemusterten Resistmaterials, Ätzen der dielektrischen Schicht, wo das Resistmaterial nicht vorhanden ist, und Abtragen des Resistmaterials gebildet wird.
  8. Verfahren zum Bilden eines nicht linearen Schaltelementes auf einer integrierten Schaltung, umfassend die Schritte: a) Ablagern einer dielektrischen Schicht auf ein Substrat, b) Aufbringen eines bemusterten Resistmaterials auf die dielektrische Schicht, c) Ätzen der dielektrischen Schicht, wo das Resistmaterial nicht vorhanden ist, d) Abtragen des Resistmaterials, e) Aufbringen einer leitfähigen Diffusionssperrschicht auf das Substrat, f) Ablagern einer Kupferschicht auf der leitfähigen Diffusionssperrschicht, g) Bilden einer Kupferoxidschicht auf der Kupferschicht, h) Durchführen einer chemischen oder mechanischen Planarisierung der Kupferoxidschicht zur Bildung einer planarisierten Oberfläche, und i) Ablagern einer nicht-leitfähigen Diffusionssperrschicht-Lage auf der planarisierten Oberfläche.
  9. Elektrische Zwischenverbindungsstruktur umfassend: a) eine Substratschicht; b) eine leitfähige Diffusionssperrschicht auf der Substratschicht; c) eine Kupferschicht auf der leitfähigen Diffusionssperrschicht; und d) eine Kupferoxidschicht auf der Kupferschicht.
  10. Elektrische Zwischenverbindungsstruktur nach Anspruch 9, welche ferner eine nicht-leitfähige Diffusionssperrschicht auf der Kupferoxidschicht umfasst.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140237A (en) * 1997-06-16 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Damascene process for forming coplanar top surface of copper connector isolated by barrier layers in an insulating layer
US6066560A (en) * 1998-05-05 2000-05-23 Lsi Logic Corporation Non-linear circuit elements on integrated circuits
US6046108A (en) * 1999-06-25 2000-04-04 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby
US6524957B2 (en) 1999-08-30 2003-02-25 Agere Systems Inc. Method of forming in-situ electroplated oxide passivating film for corrosion inhibition
US7071557B2 (en) * 1999-09-01 2006-07-04 Micron Technology, Inc. Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same
JP4425432B2 (ja) * 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6472757B2 (en) * 2001-01-11 2002-10-29 Advanced Micro Devices, Inc. Conductor reservoir volume for integrated circuit interconnects
US6724087B1 (en) * 2002-07-31 2004-04-20 Advanced Micro Devices, Inc. Laminated conductive lines and methods of forming the same
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition
JP4117551B2 (ja) * 2003-06-05 2008-07-16 ミネベア株式会社 カラーホイール、その製造方法、およびそれを備えた分光装置並びに画像表示装置
JP4535845B2 (ja) * 2004-10-29 2010-09-01 富士通セミコンダクター株式会社 半導体装置
US20070080426A1 (en) * 2005-10-11 2007-04-12 Texas Instruments Incorporated Single lithography-step planar metal-insulator-metal capacitor and resistor
US8390453B2 (en) * 2008-09-30 2013-03-05 Qimonda Ag Integrated circuit with a rectifier element
WO2019220345A1 (en) 2018-05-16 2019-11-21 3M Innovative Properties Company Electric field grading composition, methods of making the same, and composite articles including the same
CN113574614B (zh) 2019-03-18 2023-07-14 3M创新有限公司 多层电场分级制品及其制造方法和包括其的制品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420069A (en) * 1992-12-31 1995-05-30 International Business Machines Corporation Method of making corrosion resistant, low resistivity copper for interconnect metal lines
US5430258A (en) * 1991-10-09 1995-07-04 Sony Corporation Copper interconnection structure and method of preparing same
US5470789A (en) * 1993-03-19 1995-11-28 Fujitsu Limited Process for fabricating integrated circuit devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1640335A (en) * 1925-01-07 1927-08-23 Union Switch & Signal Co Unidirectional current-carrying device
US3790870A (en) * 1971-03-11 1974-02-05 R Mitchell Thin oxide force sensitive switches
US3993411A (en) * 1973-06-01 1976-11-23 General Electric Company Bonds between metal and a non-metallic substrate
US3890161A (en) * 1973-07-16 1975-06-17 Iii Charles M Brown Diode array
EP0324044B1 (de) * 1988-01-15 1992-11-25 International Business Machines Corporation Feldeffektanordnung mit supraleitendem Kanal
US5225711A (en) * 1988-12-23 1993-07-06 International Business Machines Corporation Palladium enhanced soldering and bonding of semiconductor device contacts
US5108562A (en) * 1991-02-06 1992-04-28 International Business Machines Electrolytic method for forming vias and through holes in copper-invar-copper core structures
US5128008A (en) * 1991-04-10 1992-07-07 International Business Machines Corporation Method of forming a microelectronic package having a copper substrate
US5225034A (en) * 1992-06-04 1993-07-06 Micron Technology, Inc. Method of chemical mechanical polishing predominantly copper containing metal layers in semiconductor processing
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US6066560A (en) * 1998-05-05 2000-05-23 Lsi Logic Corporation Non-linear circuit elements on integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430258A (en) * 1991-10-09 1995-07-04 Sony Corporation Copper interconnection structure and method of preparing same
US5420069A (en) * 1992-12-31 1995-05-30 International Business Machines Corporation Method of making corrosion resistant, low resistivity copper for interconnect metal lines
US5470789A (en) * 1993-03-19 1995-11-28 Fujitsu Limited Process for fabricating integrated circuit devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Geppert, L.[Editor]: Solid State [Technology 1998 Analysis and Forecast]. In: IEEE Spectrum, ISSN 0018-9235, Jan. 1998, Vol. 35, Issue 1, p. 23-28 *

Also Published As

Publication number Publication date
US6066560A (en) 2000-05-23
DE19920757A1 (de) 2000-03-02
US6228767B1 (en) 2001-05-08

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