JPS6214453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6214453A JPS6214453A JP15306585A JP15306585A JPS6214453A JP S6214453 A JPS6214453 A JP S6214453A JP 15306585 A JP15306585 A JP 15306585A JP 15306585 A JP15306585 A JP 15306585A JP S6214453 A JPS6214453 A JP S6214453A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- film
- lower metal
- side wall
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、マイクロ波用七ノリシックＩＣ（通称ＭＭＩＣ）
に使用されるいわゆるＭＩＭキャパシタ（Ｍｅｔａｌ
−Ｉｎ５ｕｌａｔｏｒ −Ｍｅｔａｌキャパシタ）から
なる半導体装置は、例えば第３図に示す構造を有してい
る。図中１は、半導体基板である。
に使用されるいわゆるＭＩＭキャパシタ（Ｍｅｔａｌ
−Ｉｎ５ｕｌａｔｏｒ −Ｍｅｔａｌキャパシタ）から
なる半導体装置は、例えば第３図に示す構造を有してい
る。図中１は、半導体基板である。
半導体基板１上には、スパッタ法或は蒸着法にて形成さ
れた所定パターンの下層メタル層２が設けられている。
れた所定パターンの下層メタル層２が設けられている。
下層メタル層２ｆ：囲む半導体基板１上には、絶縁物か
らなるスペーサｖ！Ｘ３が形成されている。スペーサ膜
３及び下層メタル層２上には、これらを覆うようにして
絶縁膜４が形成されている。絶縁膜４上には、所定パタ
ーンの上層メタル５が形成されている。
らなるスペーサｖ！Ｘ３が形成されている。スペーサ膜
３及び下層メタル層２上には、これらを覆うようにして
絶縁膜４が形成されている。絶縁膜４上には、所定パタ
ーンの上層メタル５が形成されている。
このように構成された従来の半導体装置Ｌ」では、下層
メタル層２の抵抗を小さくし、かつ、剥れ難くするため
に下層メタル層２の肉厚が厚くなりスペーサ膜３との段
差が大きくなる。その結果、キャパシタを構成する絶縁
膜４を通常のＣＶＤ法等で形成し穴場合には下層メタル
層２の角部６で薄肉になシ、耐圧が低下し几り、ピンホ
ールを誘発し几シして素子の信頼性が悪くなる。
メタル層２の抵抗を小さくし、かつ、剥れ難くするため
に下層メタル層２の肉厚が厚くなりスペーサ膜３との段
差が大きくなる。その結果、キャパシタを構成する絶縁
膜４を通常のＣＶＤ法等で形成し穴場合には下層メタル
層２の角部６で薄肉になシ、耐圧が低下し几り、ピンホ
ールを誘発し几シして素子の信頼性が悪くなる。
本発明は、耐圧を高めて信頼性の向上を図り九半導体装
置を容易に得ることができる半導体装置の製造方法を提
供することをその目的とするものである。
置を容易に得ることができる半導体装置の製造方法を提
供することをその目的とするものである。
本発明は、下層メタル層の側壁部に側壁膜を形成してそ
の上に十分に厚肉の絶縁膜を形成するようにし几ことに
より、耐圧を高めて信頼性の向上を図り九半導体装置を
容易に得ることができる半導体装置の製造方法である。
の上に十分に厚肉の絶縁膜を形成するようにし几ことに
より、耐圧を高めて信頼性の向上を図り九半導体装置を
容易に得ることができる半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。先ず、第１図囚に示す如く、例えばＧａＡｓ半絶縁性
基板からなる半導体基板２１上に、厚さ約３０００ Ｘ
ＯＣＶＤ （Ｃｈｅｍｉｃａｌｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ ） −５１０２膜からなるスペーサ膜２
２を形成する。次いで、スペーサ膜２２の所定領域に半
導体基板２１の表面を露出する窓２３５開口する。次い
で、窓２３によって露出した半導体基板２１０表面及び
スペーサ膜２２ｖｉ″覆うＭｏ／Ａｕ／Ｍｏ／ Ｔｌ
（５００／ ６０００／１０００／２０００Ｘ）メタル
層を堆積する。このメタル層にイオンミリングによるエ
ツチングを施して下層メタル層２４を形成する。
。先ず、第１図囚に示す如く、例えばＧａＡｓ半絶縁性
基板からなる半導体基板２１上に、厚さ約３０００ Ｘ
ＯＣＶＤ （Ｃｈｅｍｉｃａｌｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ ） −５１０２膜からなるスペーサ膜２
２を形成する。次いで、スペーサ膜２２の所定領域に半
導体基板２１の表面を露出する窓２３５開口する。次い
で、窓２３によって露出した半導体基板２１０表面及び
スペーサ膜２２ｖｉ″覆うＭｏ／Ａｕ／Ｍｏ／ Ｔｌ
（５００／ ６０００／１０００／２０００Ｘ）メタル
層を堆積する。このメタル層にイオンミリングによるエ
ツチングを施して下層メタル層２４を形成する。
次に同図（Ｂ）に示す如く、下層メタル層２４及びスペ
ーサ膜２２１ｆｔ覆う側壁膜形成部材を厚さ約９０００
１堆積する。この側壁膜形成部材の堆積は、例えばプラ
ズマＣＶＤ装置を用いて５ＩＯＮ膜を形成することによ
シ行う。側壁膜形成部材は、酸化膜等の絶縁膜で形成し
ても良い。次いで、側壁膜形成部材に下層メタル層２４
及びス４−サ膜２２の表面が露出するように、ＲＩＥ（
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）法によ
る異方性エツチングを施し、下層メタル層２４の側部に
側壁ｙＸ２５’ｉ形成する。ｌ！１１壁膜２５とスペー
サ膜２２との接触部分の長さは、例えば６０００１に設
定する。次いで、１１１Ｉｌ壁膜２５、下層メタル層２
４及びスペーサ膜２２の表面ｋａう絶縁膜２６を、例え
ばＪ！！＃さ２０００ＸのＳｉＮ膜Ｖζて形成する。
ーサ膜２２１ｆｔ覆う側壁膜形成部材を厚さ約９０００
１堆積する。この側壁膜形成部材の堆積は、例えばプラ
ズマＣＶＤ装置を用いて５ＩＯＮ膜を形成することによ
シ行う。側壁膜形成部材は、酸化膜等の絶縁膜で形成し
ても良い。次いで、側壁膜形成部材に下層メタル層２４
及びス４−サ膜２２の表面が露出するように、ＲＩＥ（
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）法によ
る異方性エツチングを施し、下層メタル層２４の側部に
側壁ｙＸ２５’ｉ形成する。ｌ！１１壁膜２５とスペー
サ膜２２との接触部分の長さは、例えば６０００１に設
定する。次いで、１１１Ｉｌ壁膜２５、下層メタル層２
４及びスペーサ膜２２の表面ｋａう絶縁膜２６を、例え
ばＪ！！＃さ２０００ＸのＳｉＮ膜Ｖζて形成する。
然る後、同図（Ｃ）に示す如く、絶縁Ｍ２６上に下層メ
タル層２４の上方を覆うＴ １ ／ Ｐｔ ／ Ａｕ
／Ｔ １（２０００／１５００／８０００／２０００
Ｘ ）メタル層をスバ、り法にて堆積し、このメタル層
にイオンミリングによる工、チングを施して上層 Ａメ
タル２７を形成する。
タル層２４の上方を覆うＴ １ ／ Ｐｔ ／ Ａｕ
／Ｔ １（２０００／１５００／８０００／２０００
Ｘ ）メタル層をスバ、り法にて堆積し、このメタル層
にイオンミリングによる工、チングを施して上層 Ａメ
タル２７を形成する。
このようにして半導体装置ＬＩＬを得るものでは、下層
メタル層２４の側部に側壁膜２５が形成されているので
、絶縁膜２６をｌ”Ｌは同一な膜厚でかつ十分な厚さＫ
して形成することができる。この九め下層メタル層２
４の角部での絶縁膜２６の薄肉化による耐圧不良やショ
ート不良の発生を防止して、素子の信頼性を向上させる
ことかできる。
メタル層２４の側部に側壁膜２５が形成されているので
、絶縁膜２６をｌ”Ｌは同一な膜厚でかつ十分な厚さＫ
して形成することができる。この九め下層メタル層２
４の角部での絶縁膜２６の薄肉化による耐圧不良やショ
ート不良の発生を防止して、素子の信頼性を向上させる
ことかできる。
なお、＠２図に示す如く、スペーサ膜２２を形成せずに
ＩＩ壁膜２５′をＳｉＮ換等にて形成し、下層メタル層
２４の耐湿性會向上してメタル選択の自由度、素子製造
プロセスの自由度を茜める工うにしても良い。
ＩＩ壁膜２５′をＳｉＮ換等にて形成し、下層メタル層
２４の耐湿性會向上してメタル選択の自由度、素子製造
プロセスの自由度を茜める工うにしても良い。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、耐圧を高めて信頼性の向上を図った半導体装
置を容易に得ることができるものである。
によれば、耐圧を高めて信頼性の向上を図った半導体装
置を容易に得ることができるものである。
第１図（４）乃至同図（Ｃ）は、本発明方法を工程順に
示す説明図、第２図は、本発明の他の例を示す断面図、
第３図は、従来方法で形成され九半導体装置の断面図で
ある。 ２ノ・・・半導体装置、２２・・・スペーサ膜、２３・
・・窓、２４・・・下層メタル層、２５・・・側壁膜、
２６・・・絶縁膜、２７・・・上層メタル層、３ｏ・・
・半導体装置。 出願人代理人 弁理士 銘 江 武 彦笥 １ 図 第 ２ 図 第３図
示す説明図、第２図は、本発明の他の例を示す断面図、
第３図は、従来方法で形成され九半導体装置の断面図で
ある。 ２ノ・・・半導体装置、２２・・・スペーサ膜、２３・
・・窓、２４・・・下層メタル層、２５・・・側壁膜、
２６・・・絶縁膜、２７・・・上層メタル層、３ｏ・・
・半導体装置。 出願人代理人 弁理士 銘 江 武 彦笥 １ 図 第 ２ 図 第３図
Claims (1)
- 半導体基板上に所定パターンの下層メタル層を形成する
工程と、該下層メタル層を含む前記半導体基板上に側壁
膜形成部材を形成する工程と、該側壁膜形成部材に異方
性エッチングを施して側壁膜を形成する工程と、該側壁
膜及び前記下層メタル層を覆う絶縁膜を前記半導体基板
上に形成する工程と、該絶縁膜上に所定パターンの上層
メタル層を形成する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15306585A JPS6214453A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15306585A JPS6214453A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214453A true JPS6214453A (ja) | 1987-01-23 |
Family
ID=15554213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15306585A Pending JPS6214453A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202956A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体集積回路の製造方法 |
| US5257361A (en) * | 1989-10-30 | 1993-10-26 | Hitachi, Ltd. | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation |
| JPH06314768A (ja) * | 1992-06-08 | 1994-11-08 | Nec Corp | 薄膜キャパシタおよび集積回路 |
-
1985
- 1985-07-11 JP JP15306585A patent/JPS6214453A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202956A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体集積回路の製造方法 |
| US5257361A (en) * | 1989-10-30 | 1993-10-26 | Hitachi, Ltd. | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation |
| US5526509A (en) * | 1989-10-30 | 1996-06-11 | Hitachi, Ltd. | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation |
| JPH06314768A (ja) * | 1992-06-08 | 1994-11-08 | Nec Corp | 薄膜キャパシタおよび集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| JPS6214453A (ja) | 半導体装置の製造方法 | |
| JPH04369861A (ja) | 化合物半導体集積回路用容量素子の製造方法 | |
| JP2560639B2 (ja) | Ｍｉｍキャパシタ | |
| JP3163761B2 (ja) | 集積回路装置 | |
| JPH0330992B2 (ja) | ||
| JP3023298B2 (ja) | 半導体装置及びその製造方法 | |
| JP2828135B2 (ja) | Ｍｉｍキャパシタとその製造方法 | |
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JPH0786209A (ja) | 半導体装置の製造方法 | |
| JPH06177255A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6149438A (ja) | 半導体装置 | |
| JPS5825229A (ja) | 半導体装置の製造方法 | |
| JPH0223646A (ja) | 半導体装置 | |
| JPS6149437A (ja) | 半導体装置 | |
| JPS6152566B2 (ja) | ||
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS5963746A (ja) | 多層配線を有する半導体装置 | |
| JPS62114239A (ja) | 半導体装置の製造方法 | |
| JPH0748494B2 (ja) | 半導体装置の製造方法 | |
| JPS63111644A (ja) | 半導体装置の製造方法 | |
| JPH0222844A (ja) | 半導体集積回路 | |
| JPH0273651A (ja) | 半導体装置 | |
| JPS6257236A (ja) | 配線の形成方法 | |
| JPH03286563A (ja) | 半導体装置およびその製造方法 |