JPS6214453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6214453A JPS6214453A JP15306585A JP15306585A JPS6214453A JP S6214453 A JPS6214453 A JP S6214453A JP 15306585 A JP15306585 A JP 15306585A JP 15306585 A JP15306585 A JP 15306585A JP S6214453 A JPS6214453 A JP S6214453A
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- lower metal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、マイクロ波用七ノリシックIC(通称MMIC)
に使用されるいわゆるMIMキャパシタ(Metal
−In5ulator −Metalキャパシタ)から
なる半導体装置は、例えば第3図に示す構造を有してい
る。図中1は、半導体基板である。
に使用されるいわゆるMIMキャパシタ(Metal
−In5ulator −Metalキャパシタ)から
なる半導体装置は、例えば第3図に示す構造を有してい
る。図中1は、半導体基板である。
半導体基板1上には、スパッタ法或は蒸着法にて形成さ
れた所定パターンの下層メタル層2が設けられている。
れた所定パターンの下層メタル層2が設けられている。
下層メタル層2f:囲む半導体基板1上には、絶縁物か
らなるスペーサv!X3が形成されている。スペーサ膜
3及び下層メタル層2上には、これらを覆うようにして
絶縁膜4が形成されている。絶縁膜4上には、所定パタ
ーンの上層メタル5が形成されている。
らなるスペーサv!X3が形成されている。スペーサ膜
3及び下層メタル層2上には、これらを覆うようにして
絶縁膜4が形成されている。絶縁膜4上には、所定パタ
ーンの上層メタル5が形成されている。
このように構成された従来の半導体装置L」では、下層
メタル層2の抵抗を小さくし、かつ、剥れ難くするため
に下層メタル層2の肉厚が厚くなりスペーサ膜3との段
差が大きくなる。その結果、キャパシタを構成する絶縁
膜4を通常のCVD法等で形成し穴場合には下層メタル
層2の角部6で薄肉になシ、耐圧が低下し几り、ピンホ
ールを誘発し几シして素子の信頼性が悪くなる。
メタル層2の抵抗を小さくし、かつ、剥れ難くするため
に下層メタル層2の肉厚が厚くなりスペーサ膜3との段
差が大きくなる。その結果、キャパシタを構成する絶縁
膜4を通常のCVD法等で形成し穴場合には下層メタル
層2の角部6で薄肉になシ、耐圧が低下し几り、ピンホ
ールを誘発し几シして素子の信頼性が悪くなる。
本発明は、耐圧を高めて信頼性の向上を図り九半導体装
置を容易に得ることができる半導体装置の製造方法を提
供することをその目的とするものである。
置を容易に得ることができる半導体装置の製造方法を提
供することをその目的とするものである。
本発明は、下層メタル層の側壁部に側壁膜を形成してそ
の上に十分に厚肉の絶縁膜を形成するようにし几ことに
より、耐圧を高めて信頼性の向上を図り九半導体装置を
容易に得ることができる半導体装置の製造方法である。
の上に十分に厚肉の絶縁膜を形成するようにし几ことに
より、耐圧を高めて信頼性の向上を図り九半導体装置を
容易に得ることができる半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。先ず、第1図囚に示す如く、例えばGaAs半絶縁性
基板からなる半導体基板21上に、厚さ約3000 X
OCVD (Chemicalvapor Depo
sition ) −5102膜からなるスペーサ膜2
2を形成する。次いで、スペーサ膜22の所定領域に半
導体基板21の表面を露出する窓235開口する。次い
で、窓23によって露出した半導体基板210表面及び
スペーサ膜22vi″覆うMo/Au/Mo/ Tl
(500/ 6000/1000/2000X)メタル
層を堆積する。このメタル層にイオンミリングによるエ
ツチングを施して下層メタル層24を形成する。
。先ず、第1図囚に示す如く、例えばGaAs半絶縁性
基板からなる半導体基板21上に、厚さ約3000 X
OCVD (Chemicalvapor Depo
sition ) −5102膜からなるスペーサ膜2
2を形成する。次いで、スペーサ膜22の所定領域に半
導体基板21の表面を露出する窓235開口する。次い
で、窓23によって露出した半導体基板210表面及び
スペーサ膜22vi″覆うMo/Au/Mo/ Tl
(500/ 6000/1000/2000X)メタル
層を堆積する。このメタル層にイオンミリングによるエ
ツチングを施して下層メタル層24を形成する。
次に同図(B)に示す如く、下層メタル層24及びスペ
ーサ膜221ft覆う側壁膜形成部材を厚さ約9000
1堆積する。この側壁膜形成部材の堆積は、例えばプラ
ズマCVD装置を用いて5ION膜を形成することによ
シ行う。側壁膜形成部材は、酸化膜等の絶縁膜で形成し
ても良い。次いで、側壁膜形成部材に下層メタル層24
及びス4−サ膜22の表面が露出するように、RIE(
Reactive Ion Etching )法によ
る異方性エツチングを施し、下層メタル層24の側部に
側壁yX25’i形成する。l!11壁膜25とスペー
サ膜22との接触部分の長さは、例えば60001に設
定する。次いで、111Il壁膜25、下層メタル層2
4及びスペーサ膜22の表面kaう絶縁膜26を、例え
ばJ!!#さ2000XのSiN膜Vζて形成する。
ーサ膜221ft覆う側壁膜形成部材を厚さ約9000
1堆積する。この側壁膜形成部材の堆積は、例えばプラ
ズマCVD装置を用いて5ION膜を形成することによ
シ行う。側壁膜形成部材は、酸化膜等の絶縁膜で形成し
ても良い。次いで、側壁膜形成部材に下層メタル層24
及びス4−サ膜22の表面が露出するように、RIE(
Reactive Ion Etching )法によ
る異方性エツチングを施し、下層メタル層24の側部に
側壁yX25’i形成する。l!11壁膜25とスペー
サ膜22との接触部分の長さは、例えば60001に設
定する。次いで、111Il壁膜25、下層メタル層2
4及びスペーサ膜22の表面kaう絶縁膜26を、例え
ばJ!!#さ2000XのSiN膜Vζて形成する。
然る後、同図(C)に示す如く、絶縁M26上に下層メ
タル層24の上方を覆うT 1 / Pt / Au
/T 1(2000/1500/8000/2000
X )メタル層をスバ、り法にて堆積し、このメタル層
にイオンミリングによる工、チングを施して上層 Aメ
タル27を形成する。
タル層24の上方を覆うT 1 / Pt / Au
/T 1(2000/1500/8000/2000
X )メタル層をスバ、り法にて堆積し、このメタル層
にイオンミリングによる工、チングを施して上層 Aメ
タル27を形成する。
このようにして半導体装置LILを得るものでは、下層
メタル層24の側部に側壁膜25が形成されているので
、絶縁膜26をl”Lは同一な膜厚でかつ十分な厚さK
して形成することができる。この九め下層メタル層2
4の角部での絶縁膜26の薄肉化による耐圧不良やショ
ート不良の発生を防止して、素子の信頼性を向上させる
ことかできる。
メタル層24の側部に側壁膜25が形成されているので
、絶縁膜26をl”Lは同一な膜厚でかつ十分な厚さK
して形成することができる。この九め下層メタル層2
4の角部での絶縁膜26の薄肉化による耐圧不良やショ
ート不良の発生を防止して、素子の信頼性を向上させる
ことかできる。
なお、@2図に示す如く、スペーサ膜22を形成せずに
II壁膜25′をSiN換等にて形成し、下層メタル層
24の耐湿性會向上してメタル選択の自由度、素子製造
プロセスの自由度を茜める工うにしても良い。
II壁膜25′をSiN換等にて形成し、下層メタル層
24の耐湿性會向上してメタル選択の自由度、素子製造
プロセスの自由度を茜める工うにしても良い。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、耐圧を高めて信頼性の向上を図った半導体装
置を容易に得ることができるものである。
によれば、耐圧を高めて信頼性の向上を図った半導体装
置を容易に得ることができるものである。
第1図(4)乃至同図(C)は、本発明方法を工程順に
示す説明図、第2図は、本発明の他の例を示す断面図、
第3図は、従来方法で形成され九半導体装置の断面図で
ある。 2ノ・・・半導体装置、22・・・スペーサ膜、23・
・・窓、24・・・下層メタル層、25・・・側壁膜、
26・・・絶縁膜、27・・・上層メタル層、3o・・
・半導体装置。 出願人代理人 弁理士 銘 江 武 彦笥 1 図 第 2 図 第3図
示す説明図、第2図は、本発明の他の例を示す断面図、
第3図は、従来方法で形成され九半導体装置の断面図で
ある。 2ノ・・・半導体装置、22・・・スペーサ膜、23・
・・窓、24・・・下層メタル層、25・・・側壁膜、
26・・・絶縁膜、27・・・上層メタル層、3o・・
・半導体装置。 出願人代理人 弁理士 銘 江 武 彦笥 1 図 第 2 図 第3図
Claims (1)
- 半導体基板上に所定パターンの下層メタル層を形成する
工程と、該下層メタル層を含む前記半導体基板上に側壁
膜形成部材を形成する工程と、該側壁膜形成部材に異方
性エッチングを施して側壁膜を形成する工程と、該側壁
膜及び前記下層メタル層を覆う絶縁膜を前記半導体基板
上に形成する工程と、該絶縁膜上に所定パターンの上層
メタル層を形成する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15306585A JPS6214453A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15306585A JPS6214453A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6214453A true JPS6214453A (ja) | 1987-01-23 |
Family
ID=15554213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15306585A Pending JPS6214453A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6214453A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63202956A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体集積回路の製造方法 |
US5257361A (en) * | 1989-10-30 | 1993-10-26 | Hitachi, Ltd. | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation |
JPH06314768A (ja) * | 1992-06-08 | 1994-11-08 | Nec Corp | 薄膜キャパシタおよび集積回路 |
-
1985
- 1985-07-11 JP JP15306585A patent/JPS6214453A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63202956A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体集積回路の製造方法 |
US5257361A (en) * | 1989-10-30 | 1993-10-26 | Hitachi, Ltd. | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation |
US5526509A (en) * | 1989-10-30 | 1996-06-11 | Hitachi, Ltd. | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation |
JPH06314768A (ja) * | 1992-06-08 | 1994-11-08 | Nec Corp | 薄膜キャパシタおよび集積回路 |
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