JPS63202956A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63202956A JPS63202956A JP3646187A JP3646187A JPS63202956A JP S63202956 A JPS63202956 A JP S63202956A JP 3646187 A JP3646187 A JP 3646187A JP 3646187 A JP3646187 A JP 3646187A JP S63202956 A JPS63202956 A JP S63202956A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の製造方法に関し、特に多結
晶シリコンパターンを有する半導体集積回路の製造方法
に関する。
晶シリコンパターンを有する半導体集積回路の製造方法
に関する。
半導体集積回路において回路抵抗を得るための−ｉ的な
製造方法を第４図（ａ）〜（ｄ）に示す。まず半導体基
板１を熱酸化して第１の絶縁層２ｂの酸化膜を形成した
後、通常の気相成長法により厚さ約０．３μの多結晶シ
リコンＦｆＪ ３ ｂを形成する。次に、通常のイオン
注入法により多結晶シリコン層３ｂに一導電型を呈する
不純物を（例えば”Ｐ＋” 、５０ＫｅＶ、２Ｘ １．
’Ｏ１５／ｃｍ２）打込んだ後、低温熱処理（８００〜
９００℃）を行ない多結晶シリコン層の結晶性を回復さ
せると共にイオン注入層の不純物分布を均一化させる。
製造方法を第４図（ａ）〜（ｄ）に示す。まず半導体基
板１を熱酸化して第１の絶縁層２ｂの酸化膜を形成した
後、通常の気相成長法により厚さ約０．３μの多結晶シ
リコンＦｆＪ ３ ｂを形成する。次に、通常のイオン
注入法により多結晶シリコン層３ｂに一導電型を呈する
不純物を（例えば”Ｐ＋” 、５０ＫｅＶ、２Ｘ １．
’Ｏ１５／ｃｍ２）打込んだ後、低温熱処理（８００〜
９００℃）を行ない多結晶シリコン層の結晶性を回復さ
せると共にイオン注入層の不純物分布を均一化させる。
次に通常の写真蝕刻法により抵抗パターン部以外の多結
晶シリコン層をＲＩ Ｆ、 （異方性エツチング）を用
いてエツチング除去した後、通常の気相成長により多結
晶シリコン抵抗パターン保護用の第２の絶縁層４ｂであ
る酸化膜（厚さ約０．３μ）を形成する（第４図（ｂ）
）。次に、多結晶シリコン抵抗上の第３の絶縁層の酸化
膜の一部をエツチング除去し、コンタクト窓を開孔する
（第４図（ｃ））。次に、特性引出し用の配線電極１３
を形成する（第４図（ｄ））。 ゛ 、〔発明が解決しようとする問題点〕 上述した従来の製造方法では、多結晶シリコン層のエツ
チングがＲＩＢを用いて行なわれるため（抵抗値精度を
確保するために必然的である）、多結晶シリコン抵抗パ
ターン側壁断面傾斜角が約８０°となり、その影響によ
り多結晶シリコン抵抗だターン側壁上の第２の絶縁層部
４ｂ（酸化膜）の断面形状も約８０’〜９０°と必然的
にきびしいものとなり、その結果多結晶シリコン抵抗パ
ターン側壁上の保護用の第２の絶縁層部４ｂ’において
、配線電極の段切れあるいは配線電極加工時のメタル残
りによる抵抗小不良の問題をしばしば発生させていた。
晶シリコン層をＲＩ Ｆ、 （異方性エツチング）を用
いてエツチング除去した後、通常の気相成長により多結
晶シリコン抵抗パターン保護用の第２の絶縁層４ｂであ
る酸化膜（厚さ約０．３μ）を形成する（第４図（ｂ）
）。次に、多結晶シリコン抵抗上の第３の絶縁層の酸化
膜の一部をエツチング除去し、コンタクト窓を開孔する
（第４図（ｃ））。次に、特性引出し用の配線電極１３
を形成する（第４図（ｄ））。 ゛ 、〔発明が解決しようとする問題点〕 上述した従来の製造方法では、多結晶シリコン層のエツ
チングがＲＩＢを用いて行なわれるため（抵抗値精度を
確保するために必然的である）、多結晶シリコン抵抗パ
ターン側壁断面傾斜角が約８０°となり、その影響によ
り多結晶シリコン抵抗だターン側壁上の第２の絶縁層部
４ｂ（酸化膜）の断面形状も約８０’〜９０°と必然的
にきびしいものとなり、その結果多結晶シリコン抵抗パ
ターン側壁上の保護用の第２の絶縁層部４ｂ’において
、配線電極の段切れあるいは配線電極加工時のメタル残
りによる抵抗小不良の問題をしばしば発生させていた。
本発明の目的は、多結晶シリコン抵抗パターン側壁上の
酸化膜断面傾斜角を小さくすることが出来、その結果従
来しばしば発生した配線電極の段切れ不良や配線電極加
工時のメタル残りによる抵抗小不良を大幅に低減するこ
とが可能で、Ｗ歩留。
酸化膜断面傾斜角を小さくすることが出来、その結果従
来しばしば発生した配線電極の段切れ不良や配線電極加
工時のメタル残りによる抵抗小不良を大幅に低減するこ
とが可能で、Ｗ歩留。
Ｐ／Ｗ良品率及び信頼度を著しく向上させることが出来
る半導体集積回路の製造方法を提供することにある。
る半導体集積回路の製造方法を提供することにある。
本発明の半導体集積回路の製造方法は、−導電型を呈す
る半導体基板に第１の絶縁層を形成する工程と、その第
１の絶縁層上に不純物を含まない多結晶シリコン層を形
成する工程と、その多結晶シリコン層に一導電型を呈す
る不純物を上面より多量にイオン注入する工程と、熱処
理を行なうことによりその不純物濃度を均一にする工程
と、前記多結晶シリコン層の一部をエツチング除去し多
結晶シリコンパターンを形成する工程と、その多結晶シ
リコンパターンをスピンオン塗布法により形成された第
２の絶縁層で被覆保護する工程と、異方性ドライエツチ
ングにより少なくとも前記多結晶シリコンパターン上の
第２の絶縁層を完全にエツチング除去する工程と、前記
多結晶シリコンパターンと第２の絶縁層を第３の絶縁層
により被覆保護する工程とを含んで構成される。
る半導体基板に第１の絶縁層を形成する工程と、その第
１の絶縁層上に不純物を含まない多結晶シリコン層を形
成する工程と、その多結晶シリコン層に一導電型を呈す
る不純物を上面より多量にイオン注入する工程と、熱処
理を行なうことによりその不純物濃度を均一にする工程
と、前記多結晶シリコン層の一部をエツチング除去し多
結晶シリコンパターンを形成する工程と、その多結晶シ
リコンパターンをスピンオン塗布法により形成された第
２の絶縁層で被覆保護する工程と、異方性ドライエツチ
ングにより少なくとも前記多結晶シリコンパターン上の
第２の絶縁層を完全にエツチング除去する工程と、前記
多結晶シリコンパターンと第２の絶縁層を第３の絶縁層
により被覆保護する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。第１図（ａ）〜（Ｃ）は、本発明の一実施例を
説明するために工程順に示した素子の断面図である。
明する。第１図（ａ）〜（Ｃ）は、本発明の一実施例を
説明するために工程順に示した素子の断面図である。
まず、第１図（ａ）に示すように、従来製法と同様にし
て半導体基板１に第１の絶縁層の酸化膜２、多結晶シリ
コン層３を形成した後、通常のスピンオン塗布法により
多結晶シリコン抵抗保護用の第２の絶縁層である酸化膜
４を多結晶シリコン抵抗層の膜厚く約０．３μ）の１〜
２倍の膜厚（０，３〜０．６μ）となるように形成する
。次に、第１図（ｂ）に示すように、通常のＲＩＥ（異
方性エツチング）法により少なくとも多結晶シリコン抵
抗上の第２の絶縁層の酸化膜が完全に除去されるまで、
上面よりエツチングする。次に、第１図（Ｃ）に示すよ
うに、通常の気相成長法により再び多結晶シリコン抵抗
保護用の第３の絶縁層の酸化膜５（約０．３μ）を形成
し、しかる後従来製法と同様にして多結晶シリコン抵抗
コンタクト用窓、及び配線電極を形成する。
て半導体基板１に第１の絶縁層の酸化膜２、多結晶シリ
コン層３を形成した後、通常のスピンオン塗布法により
多結晶シリコン抵抗保護用の第２の絶縁層である酸化膜
４を多結晶シリコン抵抗層の膜厚く約０．３μ）の１〜
２倍の膜厚（０，３〜０．６μ）となるように形成する
。次に、第１図（ｂ）に示すように、通常のＲＩＥ（異
方性エツチング）法により少なくとも多結晶シリコン抵
抗上の第２の絶縁層の酸化膜が完全に除去されるまで、
上面よりエツチングする。次に、第１図（Ｃ）に示すよ
うに、通常の気相成長法により再び多結晶シリコン抵抗
保護用の第３の絶縁層の酸化膜５（約０．３μ）を形成
し、しかる後従来製法と同様にして多結晶シリコン抵抗
コンタクト用窓、及び配線電極を形成する。
第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るために工程順に示した素子の断面図であり、又第３図
はその平面図である。
るために工程順に示した素子の断面図であり、又第３図
はその平面図である。
まず、第２図（ａ、）に示すように、半導体基板１を熱
酸化して酸化膜２０を形成した後、通常の写真蝕刻法に
より酸化膜の一部をエツチング除去し、ベース拡散窓を
開孔する。次に、通常のイオン注入法により半導体基板
と反対の導電型を示す不純物を多量に打込んだ後、９０
０°Ｃでアニールを行ない、ベース拡散層３０を形成す
る。次に、第２図（ｂ）に示すように、酸化膜２０をエ
ッチ６一 ング除去した後、通常の気相成長法により第１の絶縁層
２ａである酸化膜を形成する。次に、通常の写真蝕刻法
により第１の酸化膜２ａの一部をエツチング除去し、魚
骨状あるいは網目状のエミッタ拡散層を開孔した後、通
常の気相成長法により多結晶シリコン層３ａを形成する
。次に、通常のイオン注入法により半導体基板と同一の
導体型を示す不純物を多量に打込み低温（８００〜９０
０℃）熱処理を行なう。次に、第２図（Ｃ）に示すよう
に、通常の写真蝕刻法によりエミッタ拡散窓、上辺外の
多結晶シリコン層をＲＩＥを用いてエツチング除去する
。次に、通常のスピンオン塗布法により第２絶縁層４ａ
である酸化膜（約０．３μｍ）を形成した後、高温熱処
理（９５０〜１０５０℃）してエミッタ拡散Ｎ７を形成
する。次に、通常のＲＩＥ法（異方性エツチング）によ
り少なくとも多結晶シリコン上の第２の絶縁層の酸化膜
が完全に除去されるまで上面からエツチングする。次に
、第２図（ｄ）に示すように、通常の気相成長法により
再び多結晶シリコン保護用の第３の絶縁層である酸化膜
（約０．３μｍ）を形成した後、通常の写真蝕刻法によ
り第３の絶縁層５ａの酸化膜の一部をエツチング除去し
、ベース拡散窓を開孔し、しかる後通常低温（９００〜
９５０℃）熱拡散法により半導体基板と同一の導電型を
呈する不純物を多量に拡散してベースコンタクト拡散層
９を形成する。次に、第２図（ｅ）に示すように、通常
の写真蝕刻法により多結晶シリコン上の酸化膜の一部を
エツチング除去し、エミッタコンタクト窓を開孔した後
特性引き出し用配線電極１０．１１を形成する。
酸化して酸化膜２０を形成した後、通常の写真蝕刻法に
より酸化膜の一部をエツチング除去し、ベース拡散窓を
開孔する。次に、通常のイオン注入法により半導体基板
と反対の導電型を示す不純物を多量に打込んだ後、９０
０°Ｃでアニールを行ない、ベース拡散層３０を形成す
る。次に、第２図（ｂ）に示すように、酸化膜２０をエ
ッチ６一 ング除去した後、通常の気相成長法により第１の絶縁層
２ａである酸化膜を形成する。次に、通常の写真蝕刻法
により第１の酸化膜２ａの一部をエツチング除去し、魚
骨状あるいは網目状のエミッタ拡散層を開孔した後、通
常の気相成長法により多結晶シリコン層３ａを形成する
。次に、通常のイオン注入法により半導体基板と同一の
導体型を示す不純物を多量に打込み低温（８００〜９０
０℃）熱処理を行なう。次に、第２図（Ｃ）に示すよう
に、通常の写真蝕刻法によりエミッタ拡散窓、上辺外の
多結晶シリコン層をＲＩＥを用いてエツチング除去する
。次に、通常のスピンオン塗布法により第２絶縁層４ａ
である酸化膜（約０．３μｍ）を形成した後、高温熱処
理（９５０〜１０５０℃）してエミッタ拡散Ｎ７を形成
する。次に、通常のＲＩＥ法（異方性エツチング）によ
り少なくとも多結晶シリコン上の第２の絶縁層の酸化膜
が完全に除去されるまで上面からエツチングする。次に
、第２図（ｄ）に示すように、通常の気相成長法により
再び多結晶シリコン保護用の第３の絶縁層である酸化膜
（約０．３μｍ）を形成した後、通常の写真蝕刻法によ
り第３の絶縁層５ａの酸化膜の一部をエツチング除去し
、ベース拡散窓を開孔し、しかる後通常低温（９００〜
９５０℃）熱拡散法により半導体基板と同一の導電型を
呈する不純物を多量に拡散してベースコンタクト拡散層
９を形成する。次に、第２図（ｅ）に示すように、通常
の写真蝕刻法により多結晶シリコン上の酸化膜の一部を
エツチング除去し、エミッタコンタクト窓を開孔した後
特性引き出し用配線電極１０．１１を形成する。
以上の実施例かられかるように、本発明を適用した半導
体集積回路においては、スピンオン塗布法により形成さ
れた第２の絶縁層をＲＩＥ法により少なくとも多結晶シ
リコン抵抗パターン上の第３の絶縁層が完全に除去され
るまで上面からエツチング除去した後、多結晶シリコン
パターン保護用絶縁層を形成するので多結晶シリコンパ
ターン側壁上の絶縁層断面傾斜角は４０〜５０°と従来
製法と比較して約４０°程度改善され、その結果従来し
ばしば発生した配線電極の段切れ不良や配線電極加工時
のメタル残りによる抵抗小不良を大幅に低減することが
可能となり、Ｗ歩留、Ｐ／Ｗ良品率及び信頼度を著しく
向上させることができた。
体集積回路においては、スピンオン塗布法により形成さ
れた第２の絶縁層をＲＩＥ法により少なくとも多結晶シ
リコン抵抗パターン上の第３の絶縁層が完全に除去され
るまで上面からエツチング除去した後、多結晶シリコン
パターン保護用絶縁層を形成するので多結晶シリコンパ
ターン側壁上の絶縁層断面傾斜角は４０〜５０°と従来
製法と比較して約４０°程度改善され、その結果従来し
ばしば発生した配線電極の段切れ不良や配線電極加工時
のメタル残りによる抵抗小不良を大幅に低減することが
可能となり、Ｗ歩留、Ｐ／Ｗ良品率及び信頼度を著しく
向上させることができた。
尚、スピンオン塗布法により形成された多結晶シリコン
パターン上の第２の絶縁層を完全にエツチング除去する
のはコンタクト用窓開孔時のパターン精度が極めて悪い
ためであることはいうまでもない。さらに又、多結晶シ
リコンパターン上の第２の絶縁層のＲＩＥによるエツチ
ング時に多結晶シリコン層の表面がエツチング除去させ
ることが懸念されるが多結晶シリコン層と酸化層のエツ
チング速度比は１／２０以上であるので全く問題はない
。
パターン上の第２の絶縁層を完全にエツチング除去する
のはコンタクト用窓開孔時のパターン精度が極めて悪い
ためであることはいうまでもない。さらに又、多結晶シ
リコンパターン上の第２の絶縁層のＲＩＥによるエツチ
ング時に多結晶シリコン層の表面がエツチング除去させ
ることが懸念されるが多結晶シリコン層と酸化層のエツ
チング速度比は１／２０以上であるので全く問題はない
。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るために工程順に示した素子の断面図、第２図（ａ）〜
（ｅ）は本発明の他の実施例を説明するために工程順に
示した素子の断面図、第３図は第２図に示す実施例の平
面図、第４図（ａ）〜（ｄ）は従来の半導体集積回路の
製造方法の一例を説明するために工程順に示した素子の
断面図である。 １・・・半導体基板、２．２ａ、２ｂ・・・酸化膜（第
１の絶縁層）、３．３ａ、３ｂ・・・多結晶シリコン層
、４．４ａ、４ｂ・・・酸化膜（第２の絶縁層）、５．
５ａ、・・・酸化膜（第３の絶縁層）、６．６ａ・・・
多結晶シリコン抵抗パターン側壁上の第３の絶縁層、７
・・・エミッタ拡散層、９・・・コンタクト拡散層、１
０・・・エミッタ電極、１１・・・ベース電極、１２・
・・多結晶シリコンパターン側壁上の第３の絶縁層、１
３・・・配線電極、２０・・・酸化膜、３０・・・ベー
ス拡散層。
るために工程順に示した素子の断面図、第２図（ａ）〜
（ｅ）は本発明の他の実施例を説明するために工程順に
示した素子の断面図、第３図は第２図に示す実施例の平
面図、第４図（ａ）〜（ｄ）は従来の半導体集積回路の
製造方法の一例を説明するために工程順に示した素子の
断面図である。 １・・・半導体基板、２．２ａ、２ｂ・・・酸化膜（第
１の絶縁層）、３．３ａ、３ｂ・・・多結晶シリコン層
、４．４ａ、４ｂ・・・酸化膜（第２の絶縁層）、５．
５ａ、・・・酸化膜（第３の絶縁層）、６．６ａ・・・
多結晶シリコン抵抗パターン側壁上の第３の絶縁層、７
・・・エミッタ拡散層、９・・・コンタクト拡散層、１
０・・・エミッタ電極、１１・・・ベース電極、１２・
・・多結晶シリコンパターン側壁上の第３の絶縁層、１
３・・・配線電極、２０・・・酸化膜、３０・・・ベー
ス拡散層。
Claims (1)
- 一導電型を呈する半導体基板に第１の絶縁層を形成す
る工程と、該第１の絶縁層上に不純物を含まない多結晶
シリコン層を形成する工程と、該多結晶シリコン層に一
導電型を呈する不純物を上面より多量にイオン注入する
工程と、熱処理を行なうことにより該不純物濃度を均一
にする工程と、前記多結晶シリコン層の一部をエッチン
グ除去し多結晶シリコンパターンを形成する工程と、該
多結晶シリコンパターンをスピンオン塗布法により形成
された第２の絶縁層で被覆保護する工程と、異方性ドラ
イエッチングにより少なくとも前記多結晶シリコンパタ
ーン上の第２の絶縁層を完全にエッチング除去する工程
と、前記多結晶シリコンパターンと第２の絶縁層を第３
の絶縁層により被覆保護する工程とを含むことを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3646187A JPS63202956A (ja) | 1987-02-18 | 1987-02-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3646187A JPS63202956A (ja) | 1987-02-18 | 1987-02-18 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202956A true JPS63202956A (ja) | 1988-08-22 |
Family
ID=12470457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3646187A Pending JPS63202956A (ja) | 1987-02-18 | 1987-02-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159755A (ja) * | 1988-12-14 | 1990-06-19 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214453A (ja) * | 1985-07-11 | 1987-01-23 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-02-18 JP JP3646187A patent/JPS63202956A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214453A (ja) * | 1985-07-11 | 1987-01-23 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159755A (ja) * | 1988-12-14 | 1990-06-19 | Nec Corp | 半導体装置の製造方法 |
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