JPS59189624A - シリコン半導体装置の電極形成方法 - Google Patents
シリコン半導体装置の電極形成方法Info
- Publication number
- JPS59189624A JPS59189624A JP6421083A JP6421083A JPS59189624A JP S59189624 A JPS59189624 A JP S59189624A JP 6421083 A JP6421083 A JP 6421083A JP 6421083 A JP6421083 A JP 6421083A JP S59189624 A JPS59189624 A JP S59189624A
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- JP
- Japan
- Prior art keywords
- layer
- silicon
- polycrystalline silicon
- contact hole
- silicon layer
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シリコン半導体装置の製造工程における電極
形成方法に関するものである。
形成方法に関するものである。
集積回路等のシリコン半導体装置の製造工程中、電極形
成は必須の工程となっている。従来の電極形成方法を第
１図の断面図によって示せば、まず（ａ）不純物拡散層
２を有するシリコン基板１上にシリコン酸化膜６を形成
し、次に（ｂｌシリコン酸化膜６内にコンタクトホール
４を開設し、最後に（ｅ）コンタクトホールの内外にわ
たってアルミニウム等の金属から成る電極層５を堆積し
たのち全体を、シリコンと金属の共融点以上になるよう
に加熱処理する。この結果不純物拡散層２と電極層５の
界面にシリコンと金属との合金層６が形成されるが、一
般にこのようにして形成された合金層とシリコンとの電
気的接触は極めて良好なオーミック特性を示すことが知
られている。
成は必須の工程となっている。従来の電極形成方法を第
１図の断面図によって示せば、まず（ａ）不純物拡散層
２を有するシリコン基板１上にシリコン酸化膜６を形成
し、次に（ｂｌシリコン酸化膜６内にコンタクトホール
４を開設し、最後に（ｅ）コンタクトホールの内外にわ
たってアルミニウム等の金属から成る電極層５を堆積し
たのち全体を、シリコンと金属の共融点以上になるよう
に加熱処理する。この結果不純物拡散層２と電極層５の
界面にシリコンと金属との合金層６が形成されるが、一
般にこのようにして形成された合金層とシリコンとの電
気的接触は極めて良好なオーミック特性を示すことが知
られている。
ところで、半導体装置の集積度を高めるうえで不純物拡
散層を可能な限り浅くする必要があるが、このような場
合、加熱処理温度が高すぎたり、処理時間が長すぎたり
すると、合金層６が不純物拡散層２を突き抜けてしまい
所望の特性が得られなくなることが多い。特に、不純物
拡散層２とシリコン基板１の導電型が異なる場合には、
合金層の突き抜けによる特性の劣化は顕著なものとなる
。
散層を可能な限り浅くする必要があるが、このような場
合、加熱処理温度が高すぎたり、処理時間が長すぎたり
すると、合金層６が不純物拡散層２を突き抜けてしまい
所望の特性が得られなくなることが多い。特に、不純物
拡散層２とシリコン基板１の導電型が異なる場合には、
合金層の突き抜けによる特性の劣化は顕著なものとなる
。
本発明は、上記の問題点に鑑みてなされたものであり、
その目的は、合金層の突き抜けを有効に防止することが
できる電極形成方法を提供することにある。
その目的は、合金層の突き抜けを有効に防止することが
できる電極形成方法を提供することにある。
上記目的を達成する本発明は、コンタクトホール内にシ
リコン層を形成し、このシリコン層上に金属層を形成し
たのち加熱処理を行なうように構成されている。金属層
と不純物拡散層間に介在される低抵抗のシリコン層は、
両者の電気的接触を保つと共に合金層による突き抜けを
有効に防止する。以下本発明の詳細を実施例により説明
する。
リコン層を形成し、このシリコン層上に金属層を形成し
たのち加熱処理を行なうように構成されている。金属層
と不純物拡散層間に介在される低抵抗のシリコン層は、
両者の電気的接触を保つと共に合金層による突き抜けを
有効に防止する。以下本発明の詳細を実施例により説明
する。
第２図は本発明の一実施例を示す断面図であり、従来例
との対比を容易にするため第１図と同一の構成要素には
同一の参照符号を付している。
との対比を容易にするため第１図と同一の構成要素には
同一の参照符号を付している。
まず、従来例と同様に、（４）不純物拡散層２を有する
シリコン基板１上に、ドライ酸化、ウェット酸化等適宜
の公知手法によりシリコン酸化膜３を形成する。次に、
これも従来例と同様に、（Ｂｌフォトリソグラフィック
・エツチング等適宜な公知手法により、シリコン酸化膜
６内にコンタクトホール４を開設する。この後、（Ｃ）
ＣＶＤ等の公知手法により低抵抗の多結晶シリコン層
７を形成する。
シリコン基板１上に、ドライ酸化、ウェット酸化等適宜
の公知手法によりシリコン酸化膜３を形成する。次に、
これも従来例と同様に、（Ｂｌフォトリソグラフィック
・エツチング等適宜な公知手法により、シリコン酸化膜
６内にコンタクトホール４を開設する。この後、（Ｃ）
ＣＶＤ等の公知手法により低抵抗の多結晶シリコン層
７を形成する。
ＣＶＤ法による場合は、例えば６００〜６５０℃の温度
のもとてモノシランの熱分解を行なう。この際混入する
不純物としては、多結晶シリコン層７０等電型を拡散層
２の導電型に一致させるように適宜なものを選択する。
のもとてモノシランの熱分解を行なう。この際混入する
不純物としては、多結晶シリコン層７０等電型を拡散層
２の導電型に一致させるように適宜なものを選択する。
次に、（Ｄ）フォトリングラフインク・エツチングの手
法を用いて、コンタクトホール部分の多結晶シリコン層
７上にフォトレジスト層８を形成し、これをマスクとし
てコンタクトホール部分のみを残して多結晶シリコン層
７を除去する。この場合のエツチングは乾式、湿式のい
ずれでもよく、またエツチングの形式に適したフォトレ
ジスト層を選択すればよい。最後に、（Ｅ）フォトレジ
スト層し、装置全体をアルミニウムとシリコンの共融点
の界面に合金層６が形成される。この合金層６は多結晶
シリコン層７と良好なオーミック導電特性を示し、また
多結晶シリコン層７と不純物拡散層２も同一の導電型で
あるため両者の間に何らの電位障壁も形成されず良好な
オーミック導電特性を示す。最終工程（Ｅ）において、
加熱温度が高すぎたり、加熱時間が長引きすぎることに
よって合金層６が多結晶シリコン層７を突き抜けて不純
物拡散層２に達したとしても、不純物拡散層２を突き抜
けない限り、装置の特性上何ら支障がない。合金層６が
必ず多結晶シリコン層７を突き抜けて不純物拡散層２に
達するように多結晶シリコン層７の厚みを設定すれば、
多結晶シリコン層７は高抵抗を有していてもよく、また
不純物拡散層２と逆の導電型を有していてもよい。□ また多結晶シリコン層７を一旦装置の全面に形成したの
ち、コンタクトホール部分のみを残して他の部分を除去
する例を説明したが、これに代えて、フォトマスクを使
用して最初からコンタクトホール内のみに多結晶シリコ
ン層７を形成してもよいことは明らかである。
法を用いて、コンタクトホール部分の多結晶シリコン層
７上にフォトレジスト層８を形成し、これをマスクとし
てコンタクトホール部分のみを残して多結晶シリコン層
７を除去する。この場合のエツチングは乾式、湿式のい
ずれでもよく、またエツチングの形式に適したフォトレ
ジスト層を選択すればよい。最後に、（Ｅ）フォトレジ
スト層し、装置全体をアルミニウムとシリコンの共融点
の界面に合金層６が形成される。この合金層６は多結晶
シリコン層７と良好なオーミック導電特性を示し、また
多結晶シリコン層７と不純物拡散層２も同一の導電型で
あるため両者の間に何らの電位障壁も形成されず良好な
オーミック導電特性を示す。最終工程（Ｅ）において、
加熱温度が高すぎたり、加熱時間が長引きすぎることに
よって合金層６が多結晶シリコン層７を突き抜けて不純
物拡散層２に達したとしても、不純物拡散層２を突き抜
けない限り、装置の特性上何ら支障がない。合金層６が
必ず多結晶シリコン層７を突き抜けて不純物拡散層２に
達するように多結晶シリコン層７の厚みを設定すれば、
多結晶シリコン層７は高抵抗を有していてもよく、また
不純物拡散層２と逆の導電型を有していてもよい。□ また多結晶シリコン層７を一旦装置の全面に形成したの
ち、コンタクトホール部分のみを残して他の部分を除去
する例を説明したが、これに代えて、フォトマスクを使
用して最初からコンタクトホール内のみに多結晶シリコ
ン層７を形成してもよいことは明らかである。
以上コンタクトホール内に多結晶シリコン層を形成する
例を示したが、これに代えて非晶質シリコンあるいは単
結晶シリコンの層を形成してもよいことは、上述した本
発明の要旨から明らかである。
例を示したが、これに代えて非晶質シリコンあるいは単
結晶シリコンの層を形成してもよいことは、上述した本
発明の要旨から明らかである。
以上詳細に説明したように、本発明はコンタクトホール
内にシリコン層を形成し、このシリコン層上に金属層を
形成したのち加熱処理を行なうように構成したものであ
るから、不純物拡散層の突き抜けを有効に防止できると
いう利点がある。 −
内にシリコン層を形成し、このシリコン層上に金属層を
形成したのち加熱処理を行なうように構成したものであ
るから、不純物拡散層の突き抜けを有効に防止できると
いう利点がある。 −
第１図は従来例の工程を示す断面図、第２図は本発明の
一実施例の工程を示す断面図である。 １・・・シリコン基板、２・・・不純物拡散層、６・・
・シリコン酸化膜、４・・・コンタクトホール、５・・
・電極層、６・・・合金層、７−・・多結晶シリコン層
、８・−・フォトレジスト層。 第 １ 図 第２図
一実施例の工程を示す断面図である。 １・・・シリコン基板、２・・・不純物拡散層、６・・
・シリコン酸化膜、４・・・コンタクトホール、５・・
・電極層、６・・・合金層、７−・・多結晶シリコン層
、８・−・フォトレジスト層。 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 不純物拡散層を有するシリコン基板上にシリコン酸化膜
を形成し、 該シリコン酸化膜内に前記不純物拡散層に対するコンタ
クト、ホールを開設し、 該コンタクトホールの内部に多結晶シリコン。 非晶質シリコン又は単結晶シリコン層を形成し、該低抵
抗のシリコン層上に金属層を形成したのち加熱処理する
ことを特徴とするシリコン半導体装置の電極形、成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6421083A JPS59189624A (ja) | 1983-04-12 | 1983-04-12 | シリコン半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6421083A JPS59189624A (ja) | 1983-04-12 | 1983-04-12 | シリコン半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189624A true JPS59189624A (ja) | 1984-10-27 |
Family
ID=13251487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6421083A Pending JPS59189624A (ja) | 1983-04-12 | 1983-04-12 | シリコン半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020189373A1 (ja) * | 2019-03-20 | 2020-09-24 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
-
1983
- 1983-04-12 JP JP6421083A patent/JPS59189624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020189373A1 (ja) * | 2019-03-20 | 2020-09-24 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
| JPWO2020189373A1 (ja) * | 2019-03-20 | 2021-12-02 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
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