JPH028463B2 - - Google Patents
Info
- Publication number
- JPH028463B2 JPH028463B2 JP62297362A JP29736287A JPH028463B2 JP H028463 B2 JPH028463 B2 JP H028463B2 JP 62297362 A JP62297362 A JP 62297362A JP 29736287 A JP29736287 A JP 29736287A JP H028463 B2 JPH028463 B2 JP H028463B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- mosi
- electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 8
- 238000002844 melting Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 229910016006 MoSi Inorganic materials 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- -1 and at the same time Chemical compound 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
この発明は高融点金属の硅化物と多結晶シリコ
ンとを重ねた電極配線を備えたMOS型半導体装
置の製造方法に関する。 従来より、半導体装置の電極配線にはAlや多
結晶シリコンが広く用いられている。Alは比抵
抗が小さく、シリコン基板とのコンタクトも良好
であるため最も多要されているが、融点が低いた
めに高温処理工程が全て終了した後でなければ用
いられないという制約がある。従つて、MOSデ
バイスを自己整合法で作る場合や多層配線構造の
集積回路を作る場合には多結晶シリコンがよく用
いられる。ところが、多結晶シリコンは不純物を
多量にドープしたとしてもAlに比べると比抵抗
がはるかに高く、高速動作化にとつて不向きであ
るという難点がある。 これらの問題を解決するものとして、本発明者
らは、先に半導体装置の電極配線材料としてMo
等の高融点金属またはその硅化物例えばMoSi2を
用いることを提案した。MoあるいはMoSi2は高
温処理に耐えるためMOSデバイスの自己整合法
にも適用でき、多層配線構造にも利用でき、しか
も比抵抗が多結晶シリコン膜に比べて十分低いた
め、その有用性が大いに注目されている。 しかしながら、MoあるいはMoSi2からなる電
極配線は、シリコン基板とのオーミツク接触性が
必ずしも良好ではなく、また特に熱処理工程を経
た後ははがれやクラツクを生じることがあつて密
着性にも難点がある。更に、この電極配線はシリ
コン基板とのコンタクト部に限らず、電極間の容
量やリーク電流を抑えるためにこの上に被着され
SiO2膜との密着強度も十分とはいえず、信頼性
の高いものが得られない。 この発明は上記した点に鑑みてなされたもの
で、自己整合法を適用することができ、コンタク
ト抵抗も小さく、かつ優れた特性と信頼性を有す
る電極配線を備えたMOS型半導体装置の製造方
法を提供するものである。 この発明に係る半導体装置は、不純物をドープ
した多結晶シリコン膜の上に高融点金属の硅化物
からなる膜を被着した電極配線を備えたことを特
徴としている。更に、この積層構造のゲート電極
及びコンタクト電極形成後、熱酸化を行つて、高
融点金属の硅化物表面に熱酸化膜を形成し、この
後このゲート電極及びコンタクト電極上に酸化膜
を被着した事を特徴とする。 以下、この発明のMOS集積回路に適用した実
施例を図面を参照して説明する。第１図〜第６図
はその製造工程を示すもので、ゲート電極および
他の配線を多結晶シリコン膜とMoSi2膜との積層
構造としたものである。まず、第１図に示すよう
に、ｐ型シリコン基板１に厚いフイールド酸化膜
２を形成し、これを選択エツチングして素子形成
領域に熱酸化によりゲート酸化膜２を形成する。
そして、第２図に示すようにゲート酸化膜３の一
部を選択的にエツチング除去した後、第３図に示
すように全面に約1000Åのリンをドープした多結
晶シリコン膜４を被着し、続いて約2000Å膜５を
被着する。 リンをドープした多結晶シリコン膜４は例えば
PH4を含有するSiH4を800℃前後で熱分解させて
形成すればよい。また、MoSi2膜５は例えばスパ
ツタリングにより形成すればよい。 その後、第４図に示すように多結晶シリコン膜
４とMoSi2膜５からなる積層膜をCF4−O2系ガス
プラズマを用いて選択エツチングし、更に残され
た積層膜をマスクとしてゲート酸化膜３を選択エ
ツチングして基板面を露出させる。そして、例え
ばPoCl3を透過したN2ガスを用いた1000℃程度の
酸化性雰囲気中でリン拡散を行つて、第５図に示
すように自己整合されたn+型ソース６、ドレイ
ン７を形成する。このリン拡散のとき、MoSi2膜
５下の多結晶シリコン膜４にも横方向にリンが拡
散されて、多結晶シリコン膜４が直接基板１と接
触している部分に浅いn+型層がソース６の一部
として形成される。このようにして、多結晶シリ
コン膜４とMoSi2膜５からなる積層膜はMOSト
ランジスタのゲート電極として、またそのトラン
ジスタのソースにダイレクトコンタクトして他の
領域に引出される配線としてパターニングされた
ことになる。そして最後に、第６図に示すように
全面にCVD酸化膜８を被着し、コンタクト穴あ
けを行つてAl電極９，１０を配設して完成する。 なお、ソース、ドレイン拡散の工程で、シリコ
ン基板１の露出面およびMoSi2膜５の面にリン硅
酸ガラス膜が形成される。そこで、拡散後に
NF4F液を用いてこのリン硅酸ガラスを除去し、
1000℃前後の酸化性雰囲気中で拡散層および
MoSi2膜表面に酸化膜を形成するのがよい。
MoSi2膜表面の酸化膜はシリコン基板表面の酸化
膜と同様に緻密均一なSiO2であつて、その成長
速度はシリコン基板と同等であり、この酸化膜形
成によりMoSi2膜の安定化が図られる。そして、
このようにMoSi2は表面に酸化膜が形成されるこ
とにより、第６図に示すようにCVD酸化膜８を
被着したときに、このCVD酸化膜とMoSi2膜５
との密着性が良好なものとなる。以上の工程を経
て形成されるMOS型半導体装置の製造上の歩留
まりを第１表に示す。
ンとを重ねた電極配線を備えたMOS型半導体装
置の製造方法に関する。 従来より、半導体装置の電極配線にはAlや多
結晶シリコンが広く用いられている。Alは比抵
抗が小さく、シリコン基板とのコンタクトも良好
であるため最も多要されているが、融点が低いた
めに高温処理工程が全て終了した後でなければ用
いられないという制約がある。従つて、MOSデ
バイスを自己整合法で作る場合や多層配線構造の
集積回路を作る場合には多結晶シリコンがよく用
いられる。ところが、多結晶シリコンは不純物を
多量にドープしたとしてもAlに比べると比抵抗
がはるかに高く、高速動作化にとつて不向きであ
るという難点がある。 これらの問題を解決するものとして、本発明者
らは、先に半導体装置の電極配線材料としてMo
等の高融点金属またはその硅化物例えばMoSi2を
用いることを提案した。MoあるいはMoSi2は高
温処理に耐えるためMOSデバイスの自己整合法
にも適用でき、多層配線構造にも利用でき、しか
も比抵抗が多結晶シリコン膜に比べて十分低いた
め、その有用性が大いに注目されている。 しかしながら、MoあるいはMoSi2からなる電
極配線は、シリコン基板とのオーミツク接触性が
必ずしも良好ではなく、また特に熱処理工程を経
た後ははがれやクラツクを生じることがあつて密
着性にも難点がある。更に、この電極配線はシリ
コン基板とのコンタクト部に限らず、電極間の容
量やリーク電流を抑えるためにこの上に被着され
SiO2膜との密着強度も十分とはいえず、信頼性
の高いものが得られない。 この発明は上記した点に鑑みてなされたもの
で、自己整合法を適用することができ、コンタク
ト抵抗も小さく、かつ優れた特性と信頼性を有す
る電極配線を備えたMOS型半導体装置の製造方
法を提供するものである。 この発明に係る半導体装置は、不純物をドープ
した多結晶シリコン膜の上に高融点金属の硅化物
からなる膜を被着した電極配線を備えたことを特
徴としている。更に、この積層構造のゲート電極
及びコンタクト電極形成後、熱酸化を行つて、高
融点金属の硅化物表面に熱酸化膜を形成し、この
後このゲート電極及びコンタクト電極上に酸化膜
を被着した事を特徴とする。 以下、この発明のMOS集積回路に適用した実
施例を図面を参照して説明する。第１図〜第６図
はその製造工程を示すもので、ゲート電極および
他の配線を多結晶シリコン膜とMoSi2膜との積層
構造としたものである。まず、第１図に示すよう
に、ｐ型シリコン基板１に厚いフイールド酸化膜
２を形成し、これを選択エツチングして素子形成
領域に熱酸化によりゲート酸化膜２を形成する。
そして、第２図に示すようにゲート酸化膜３の一
部を選択的にエツチング除去した後、第３図に示
すように全面に約1000Åのリンをドープした多結
晶シリコン膜４を被着し、続いて約2000Å膜５を
被着する。 リンをドープした多結晶シリコン膜４は例えば
PH4を含有するSiH4を800℃前後で熱分解させて
形成すればよい。また、MoSi2膜５は例えばスパ
ツタリングにより形成すればよい。 その後、第４図に示すように多結晶シリコン膜
４とMoSi2膜５からなる積層膜をCF4−O2系ガス
プラズマを用いて選択エツチングし、更に残され
た積層膜をマスクとしてゲート酸化膜３を選択エ
ツチングして基板面を露出させる。そして、例え
ばPoCl3を透過したN2ガスを用いた1000℃程度の
酸化性雰囲気中でリン拡散を行つて、第５図に示
すように自己整合されたn+型ソース６、ドレイ
ン７を形成する。このリン拡散のとき、MoSi2膜
５下の多結晶シリコン膜４にも横方向にリンが拡
散されて、多結晶シリコン膜４が直接基板１と接
触している部分に浅いn+型層がソース６の一部
として形成される。このようにして、多結晶シリ
コン膜４とMoSi2膜５からなる積層膜はMOSト
ランジスタのゲート電極として、またそのトラン
ジスタのソースにダイレクトコンタクトして他の
領域に引出される配線としてパターニングされた
ことになる。そして最後に、第６図に示すように
全面にCVD酸化膜８を被着し、コンタクト穴あ
けを行つてAl電極９，１０を配設して完成する。 なお、ソース、ドレイン拡散の工程で、シリコ
ン基板１の露出面およびMoSi2膜５の面にリン硅
酸ガラス膜が形成される。そこで、拡散後に
NF4F液を用いてこのリン硅酸ガラスを除去し、
1000℃前後の酸化性雰囲気中で拡散層および
MoSi2膜表面に酸化膜を形成するのがよい。
MoSi2膜表面の酸化膜はシリコン基板表面の酸化
膜と同様に緻密均一なSiO2であつて、その成長
速度はシリコン基板と同等であり、この酸化膜形
成によりMoSi2膜の安定化が図られる。そして、
このようにMoSi2は表面に酸化膜が形成されるこ
とにより、第６図に示すようにCVD酸化膜８を
被着したときに、このCVD酸化膜とMoSi2膜５
との密着性が良好なものとなる。以上の工程を経
て形成されるMOS型半導体装置の製造上の歩留
まりを第１表に示す。
【表】
この表中で、MOS型半導体装置を形成するに
当たり、MoSi2膜を、酸化性雰囲気中で、800℃、
10分間の熱処理を行つて表面を酸化した結果がデ
ータＡである。また温度を900℃、1000℃、1100
℃にし、その他を同一にして酸化した結果が夫々
データＢ、データＣ、データＤである。比較のた
めに、酸化を行わなかつた場合の結果をデータＥ
として示した。この第１表から明らかな如く、熱
処理を行う事により歩留まりを２倍以上に向上で
きる。 以上のように、この実施例ではゲート電極その
他の配線を多結晶シリコン膜とMoSi2膜の積層膜
で構成するため、これら電極配線の比抵抗が非常
に小さく、従つて素子および回路の高速動作が可
能となる。また、MoSi2膜の下地に多結晶シリコ
ン膜を用いているため、これら電極配線のシリコ
ン基板とのオーミツク接触性が良好であり、かつ
シリコン基板あるいは酸化膜との密着強度も十分
であつて、優れた特性と高信頼性を備えた半導体
装置となる。加熱合金化によりMoSi2膜を形成す
る場合には体積収縮が生じ剥れの解決は不充分で
ある。 なお、実施例ではMoSi2膜と多結晶シリコン膜
の組合せを用いたが、MoSi2膜に変つて他の高融
点金属例えばTa、Nb、Ｗ、Tiの硅化物を用いて
も同様の効果が得られる。 また、上記実施例では第２図の工程の後、リン
をドープした多結晶シリコン膜４を成長させた
が、例えばSiH4の熱分解により不純物の含まれ
ない多結晶シリコン膜をつけた後、リン拡散を行
つてもよい。このようにすれば、多結晶シリコン
膜にリンがドープされると同時に、多結晶シリコ
ン膜を通してゲート酸化膜に設けた開口部から基
板中にもリンが拡散されて、この段階ですでに電
極配線と基板とのダイレクトコンタクトは十分良
好なものとなる。この後、第４図、第５図の工程
を行なえば良い。 その他、この発明はその趣旨を逸脱しない範囲
で種々変形実施することが可能である。
当たり、MoSi2膜を、酸化性雰囲気中で、800℃、
10分間の熱処理を行つて表面を酸化した結果がデ
ータＡである。また温度を900℃、1000℃、1100
℃にし、その他を同一にして酸化した結果が夫々
データＢ、データＣ、データＤである。比較のた
めに、酸化を行わなかつた場合の結果をデータＥ
として示した。この第１表から明らかな如く、熱
処理を行う事により歩留まりを２倍以上に向上で
きる。 以上のように、この実施例ではゲート電極その
他の配線を多結晶シリコン膜とMoSi2膜の積層膜
で構成するため、これら電極配線の比抵抗が非常
に小さく、従つて素子および回路の高速動作が可
能となる。また、MoSi2膜の下地に多結晶シリコ
ン膜を用いているため、これら電極配線のシリコ
ン基板とのオーミツク接触性が良好であり、かつ
シリコン基板あるいは酸化膜との密着強度も十分
であつて、優れた特性と高信頼性を備えた半導体
装置となる。加熱合金化によりMoSi2膜を形成す
る場合には体積収縮が生じ剥れの解決は不充分で
ある。 なお、実施例ではMoSi2膜と多結晶シリコン膜
の組合せを用いたが、MoSi2膜に変つて他の高融
点金属例えばTa、Nb、Ｗ、Tiの硅化物を用いて
も同様の効果が得られる。 また、上記実施例では第２図の工程の後、リン
をドープした多結晶シリコン膜４を成長させた
が、例えばSiH4の熱分解により不純物の含まれ
ない多結晶シリコン膜をつけた後、リン拡散を行
つてもよい。このようにすれば、多結晶シリコン
膜にリンがドープされると同時に、多結晶シリコ
ン膜を通してゲート酸化膜に設けた開口部から基
板中にもリンが拡散されて、この段階ですでに電
極配線と基板とのダイレクトコンタクトは十分良
好なものとなる。この後、第４図、第５図の工程
を行なえば良い。 その他、この発明はその趣旨を逸脱しない範囲
で種々変形実施することが可能である。
第１図〜第６図はこの発明の一実施例の製造工
程を示すものである。 １……ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート酸化膜、４……リンドープ多
結晶シリコン膜、５……MoSi2膜、６……ソー
ス、７……ドレイン、８……CVD酸化膜、９，
１０……Al電極。
程を示すものである。 １……ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート酸化膜、４……リンドープ多
結晶シリコン膜、５……MoSi2膜、６……ソー
ス、７……ドレイン、８……CVD酸化膜、９，
１０……Al電極。
Claims (1)
- １ 半導体基板表面にゲート絶縁膜を形成する工
程と、このゲート絶縁膜及び前記半導体基板表面
に多結晶シリコン膜とこの上に積層した高融点金
属硅化物膜からなるゲート電極及びコンタクト電
極を形成する工程と、このゲート電極と自己整合
して前記コンタクト電極との間、及び前記コンタ
クト電極下の基板表面に前記基板と逆導電型の不
純物層を形成すると共に、前記高融点金属硅化物
膜を熱酸化する工程と、前記ゲート電極及び前記
コンタクト電極上に酸化膜を被着する工程とを具
備する事を特徴とするMOS型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29736287A JPS63265448A (ja) | 1987-11-27 | 1987-11-27 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29736287A JPS63265448A (ja) | 1987-11-27 | 1987-11-27 | Ｍｏｓ型半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15684577A Division JPS5488783A (en) | 1977-12-26 | 1977-12-26 | Semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63265448A JPS63265448A (ja) | 1988-11-01 |
| JPH028463B2 true JPH028463B2 (ja) | 1990-02-23 |
Family
ID=17845516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29736287A Granted JPS63265448A (ja) | 1987-11-27 | 1987-11-27 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265448A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114241A (en) * | 1998-06-29 | 2000-09-05 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
| US6277738B1 (en) | 1999-06-23 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5112773A (ja) * | 1974-06-13 | 1976-01-31 | Rca Corp | |
| JPS5131189A (ja) * | 1974-09-11 | 1976-03-17 | Sony Corp | Handotaisochi |
| JPS5132957A (ja) * | 1974-09-13 | 1976-03-19 | Matsushita Electric Ind Co Ltd | Insatsuhaisenban |
-
1987
- 1987-11-27 JP JP29736287A patent/JPS63265448A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5112773A (ja) * | 1974-06-13 | 1976-01-31 | Rca Corp | |
| JPS5131189A (ja) * | 1974-09-11 | 1976-03-17 | Sony Corp | Handotaisochi |
| JPS5132957A (ja) * | 1974-09-13 | 1976-03-19 | Matsushita Electric Ind Co Ltd | Insatsuhaisenban |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63265448A (ja) | 1988-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| JPS6213819B2 (ja) | ||
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| JPS6128232B2 (ja) | ||
| JP3626773B2 (ja) | 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 | |
| JPS6056293B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0257707B2 (ja) | ||
| JPH028463B2 (ja) | ||
| JPH0329189B2 (ja) | ||
| JPH0147012B2 (ja) | ||
| JPH069203B2 (ja) | 半導体装置とその製造方法 | |
| JP3095452B2 (ja) | 半導体素子の製造方法 | |
| JPS58202553A (ja) | 半導体装置 | |
| JPS62115776A (ja) | 半導体装置の製造方法 | |
| JP2715448B2 (ja) | 半導体装置の製造方法 | |
| JPH06104428A (ja) | 半導体装置及びその製造方法 | |
| JPH0222544B2 (ja) | ||
| JPS63240017A (ja) | 半導体装置の製造方法 | |
| Mitchell et al. | Low resistance polysilicon interconnects with self‐aligned metal | |
| JPH0878356A (ja) | 半導体装置の製造方法 | |
| JPS63160245A (ja) | 半導体装置及びその製造方法 | |
| JPH03297172A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR940016498A (ko) | 반도체 소자의 금속 배선 제조 방법 | |
| JPH0437167A (ja) | 半導体装置 | |
| JPS592191B2 (ja) | 半導体装置用電極の製造方法 |