JPH0257707B2 - - Google Patents
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- JPH0257707B2 JPH0257707B2 JP26771284A JP26771284A JPH0257707B2 JP H0257707 B2 JPH0257707 B2 JP H0257707B2 JP 26771284 A JP26771284 A JP 26771284A JP 26771284 A JP26771284 A JP 26771284A JP H0257707 B2 JPH0257707 B2 JP H0257707B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関し、特にコンタクト
ホールの構造を改良した半導体装置に係わる。
ホールの構造を改良した半導体装置に係わる。
従来よりコンタクトホールから電極を取出す場
合には、Al膜が用いられている。Al電極は半導
体基板に形成されたｎ型、ｐ型いずれの拡散層に
対しても良好なオーミツクコンタクトが取れ、か
つ接触抵抗も低いため、半導体装置の分野におい
て長年に亙つて汎用されている。しかしながら、
半導体装置が微細化、高集積化されるに伴い、コ
ンタクトホールの寸法が3μｍ、接合深さが1μｍ
以下になると、アロイスパイクを生じるため、
Al電極に変わつてAl・Si合金からなる電極が使
用されている。Al・Si合金としては、高温（420
〜500℃）の熱処理に耐えるように通常Si濃度が
１〜２％のものが使用される。しかしながら、半
導体装置の高集積化に伴つてコンタクトホールの
寸法が微細化されると、第４図に示すように導電
層（例えば半導体基板の拡散層）との接触抵抗が
急激に増加する。これは、Al中のSiの室温での
固溶度が0.1％と低いために、Al・Si合金電極中
の過分のSiが偏析し、かつその偏析がコンタクト
ホール底部で発生し易く、更に前記偏析したSiの
寸法が0.5〜1μｍと大きいことに起因する。この
ため、コンタクトホールの寸法が2μｍ以下、特
に1.5μｍ以下になると前述した如く接触抵抗が増
大する。また、Al・Si合金膜は通常、スパツタ
リング技術により形成される。しかしながら、第
５図に示すように半導体基板１上の絶縁膜２に開
孔されたコンタクトホール３の寸法が微細化され
ると、Al・Si合金膜４をスパツタリング技術に
より堆積した場合、コンタクトホール３の内部に
充分な厚さの合金膜が形成されず、長期間の信頼
性上、耐エレクトマイグレーシヨンという観点か
ら問題である。
合には、Al膜が用いられている。Al電極は半導
体基板に形成されたｎ型、ｐ型いずれの拡散層に
対しても良好なオーミツクコンタクトが取れ、か
つ接触抵抗も低いため、半導体装置の分野におい
て長年に亙つて汎用されている。しかしながら、
半導体装置が微細化、高集積化されるに伴い、コ
ンタクトホールの寸法が3μｍ、接合深さが1μｍ
以下になると、アロイスパイクを生じるため、
Al電極に変わつてAl・Si合金からなる電極が使
用されている。Al・Si合金としては、高温（420
〜500℃）の熱処理に耐えるように通常Si濃度が
１〜２％のものが使用される。しかしながら、半
導体装置の高集積化に伴つてコンタクトホールの
寸法が微細化されると、第４図に示すように導電
層（例えば半導体基板の拡散層）との接触抵抗が
急激に増加する。これは、Al中のSiの室温での
固溶度が0.1％と低いために、Al・Si合金電極中
の過分のSiが偏析し、かつその偏析がコンタクト
ホール底部で発生し易く、更に前記偏析したSiの
寸法が0.5〜1μｍと大きいことに起因する。この
ため、コンタクトホールの寸法が2μｍ以下、特
に1.5μｍ以下になると前述した如く接触抵抗が増
大する。また、Al・Si合金膜は通常、スパツタ
リング技術により形成される。しかしながら、第
５図に示すように半導体基板１上の絶縁膜２に開
孔されたコンタクトホール３の寸法が微細化され
ると、Al・Si合金膜４をスパツタリング技術に
より堆積した場合、コンタクトホール３の内部に
充分な厚さの合金膜が形成されず、長期間の信頼
性上、耐エレクトマイグレーシヨンという観点か
ら問題である。
一方、電極として多結晶シリコンも多く使用さ
れている。しかしながら、かかる多結晶シリコン
電極をコンタクトホールを通して半導体基板表面
の拡散層や多結晶シリコン配線と接続する場合、
コンタクトホールの寸法が2μｍ以下と微細化さ
れると、それらの間の接触抵抗が急激に増大す
る。これは、コンタクトホールから露出した拡散
層や多結晶シリコン配線表面に極薄いSiO2膜が
形成され、これが高抵抗材料として関与すること
に起因する。前記SiO2膜には、クラツクやピン
ホールが存在するために、これらの欠陥を通して
電気的な導通が取られていたが、コンタクトホー
ルの寸法が微細化されると、前記欠陥のないコン
タクトホールが存在するようになり、前述したよ
うな問題が発生する。
れている。しかしながら、かかる多結晶シリコン
電極をコンタクトホールを通して半導体基板表面
の拡散層や多結晶シリコン配線と接続する場合、
コンタクトホールの寸法が2μｍ以下と微細化さ
れると、それらの間の接触抵抗が急激に増大す
る。これは、コンタクトホールから露出した拡散
層や多結晶シリコン配線表面に極薄いSiO2膜が
形成され、これが高抵抗材料として関与すること
に起因する。前記SiO2膜には、クラツクやピン
ホールが存在するために、これらの欠陥を通して
電気的な導通が取られていたが、コンタクトホー
ルの寸法が微細化されると、前記欠陥のないコン
タクトホールが存在するようになり、前述したよ
うな問題が発生する。
本発明は、コンタクトホールの寸法の微細化に
伴うコンタクトホール側壁部でのステツプカバレ
イジ及び多結晶シリコンによる電極取出し時のコ
ンタクト抵抗の増大を解消した高信頼性、高集積
度の半導体装置を提供しようとするものである。
伴うコンタクトホール側壁部でのステツプカバレ
イジ及び多結晶シリコンによる電極取出し時のコ
ンタクト抵抗の増大を解消した高信頼性、高集積
度の半導体装置を提供しようとするものである。
本発明は、半導体基板と、該基板上に設けられ
たコンタクホールを有する絶縁膜と、該コンタク
トホール底部に少なくとも低抵抗の高融点金属窒
化膜を介在して埋込まれたシリコン膜とを具備し
たことを特徴とするものである。かかる本発明に
よれば、既述の如くコンタクトホールの寸法の微
細化に伴うコンタクトホール側壁部でのステツプ
カバレイジ及び多結晶シリコンによる電極取出し
時のコンタクト抵抗の増大を解消した高信頼性、
高集積度の半導体装置を得ることができるもので
ある。
たコンタクホールを有する絶縁膜と、該コンタク
トホール底部に少なくとも低抵抗の高融点金属窒
化膜を介在して埋込まれたシリコン膜とを具備し
たことを特徴とするものである。かかる本発明に
よれば、既述の如くコンタクトホールの寸法の微
細化に伴うコンタクトホール側壁部でのステツプ
カバレイジ及び多結晶シリコンによる電極取出し
時のコンタクト抵抗の増大を解消した高信頼性、
高集積度の半導体装置を得ることができるもので
ある。
以下、本発明をｎチヤンネルMOSトランジス
タに適用した例について第１図ａ〜ｆに示す製造
工程を併記して説明する。
タに適用した例について第１図ａ〜ｆに示す製造
工程を併記して説明する。
まず、ｐ型シリコン基板１１を選択酸化して図
示しないフイールド酸化膜を形成した後、熱酸化
処理を施して該フイールド酸化膜で分離された島
状の基板１１領域表面に厚さ180Åの熱酸化膜を
成長させた。つづいて、全面に例えば厚さ3000Å
の多結晶シリコン膜を堆積し、該多結晶シリコン
膜に例えばリン拡散を行なつて低抵抗化（例えば
シート抵抗30Ω／□）させた後、フオトエツチン
グ技術によりパターニングしてゲート電極１２を
形成した。ひきつづき、該ゲート電極１２をマス
クとして前記熱酸化膜を選択的にエツチングして
ゲート酸化膜１３を形成した後、図示しないフイ
ールド酸化膜及びゲート電極１２をマスクとして
ｎ型不純物、例えば砒素をイオン注入し、活性化
して接合深さが0.15μｍのn+型ソース、ドレイン
領域１４，１５を形成した（第１図ａ図示）。
示しないフイールド酸化膜を形成した後、熱酸化
処理を施して該フイールド酸化膜で分離された島
状の基板１１領域表面に厚さ180Åの熱酸化膜を
成長させた。つづいて、全面に例えば厚さ3000Å
の多結晶シリコン膜を堆積し、該多結晶シリコン
膜に例えばリン拡散を行なつて低抵抗化（例えば
シート抵抗30Ω／□）させた後、フオトエツチン
グ技術によりパターニングしてゲート電極１２を
形成した。ひきつづき、該ゲート電極１２をマス
クとして前記熱酸化膜を選択的にエツチングして
ゲート酸化膜１３を形成した後、図示しないフイ
ールド酸化膜及びゲート電極１２をマスクとして
ｎ型不純物、例えば砒素をイオン注入し、活性化
して接合深さが0.15μｍのn+型ソース、ドレイン
領域１４，１５を形成した（第１図ａ図示）。
次いで、全面にCVD−SiO2膜１６を堆積し、
表面の溶融化処理を施すことによりソース、ドレ
イン領域１４，１５上の厚さを1.4μｍ、ゲート電
極１２上の厚さを1.0μｍとして平坦化させた後、
該CVD−SiO2膜１６にフオトエツチング技術に
より寸法が12μｍのコンタクトホール１７1〜１７
３を開孔した（同図ｂ図示）。
表面の溶融化処理を施すことによりソース、ドレ
イン領域１４，１５上の厚さを1.4μｍ、ゲート電
極１２上の厚さを1.0μｍとして平坦化させた後、
該CVD−SiO2膜１６にフオトエツチング技術に
より寸法が12μｍのコンタクトホール１７1〜１７
３を開孔した（同図ｂ図示）。
次いで、全面に厚さ1000Åの第１の窒化チタン
（TiN）膜１８1を堆積した。TiN膜は直流マグネ
トロン型スパツタリング法によりTiターゲツト
からAr／N2（混合比１：２）の混合プラズマで
化成スパツタを行なつた。なお、TiN膜の堆積
直前に同一真空槽内でスパツタエツチング法によ
りコンタクトホール１７1〜１７3から露出するソ
ース領域１４等のクリーニングを行なつてもよ
い。つづいて、基板１１を600〜650℃に加熱し、
SiH4ガスの熱分解による減圧CVD法によつて全
面に厚さ6500Åの多結晶シリコン膜１９を堆積し
た。この際、減圧CVD法による膜形成はステツ
プカバレイジが良好であるため、多結晶シリコン
はコンタクトホール１７1〜１７3内に充分に埋込
まれる。なお、減圧CVD法の代わりにプラズマ
CVD法、光CVD法、バイアススパツタ法等を採
用してもよい。この後、900℃のPOCl4の雰囲気
中で多結晶シリコン膜１９にリン拡散を行なつて
シート抵抗を20Ω／□まで低下させた（同図ｃ図
示）。この工程において、イオン注入法でリン、
砒素、ボロン等の不純物を注入し、その後活性化
して多結晶シリコン膜の低抵抗化を図つてもよ
い。
（TiN）膜１８1を堆積した。TiN膜は直流マグネ
トロン型スパツタリング法によりTiターゲツト
からAr／N2（混合比１：２）の混合プラズマで
化成スパツタを行なつた。なお、TiN膜の堆積
直前に同一真空槽内でスパツタエツチング法によ
りコンタクトホール１７1〜１７3から露出するソ
ース領域１４等のクリーニングを行なつてもよ
い。つづいて、基板１１を600〜650℃に加熱し、
SiH4ガスの熱分解による減圧CVD法によつて全
面に厚さ6500Åの多結晶シリコン膜１９を堆積し
た。この際、減圧CVD法による膜形成はステツ
プカバレイジが良好であるため、多結晶シリコン
はコンタクトホール１７1〜１７3内に充分に埋込
まれる。なお、減圧CVD法の代わりにプラズマ
CVD法、光CVD法、バイアススパツタ法等を採
用してもよい。この後、900℃のPOCl4の雰囲気
中で多結晶シリコン膜１９にリン拡散を行なつて
シート抵抗を20Ω／□まで低下させた（同図ｃ図
示）。この工程において、イオン注入法でリン、
砒素、ボロン等の不純物を注入し、その後活性化
して多結晶シリコン膜の低抵抗化を図つてもよ
い。
次いで、多結晶シリコン膜１９をその膜厚程度
全面エツチングしてコンタクトホール１７1〜１
７3に多結晶シリコン１９′を残存させた（同図ｄ
図示）。つついて、全面に上述したマグネトロン
型スパツタリング法により厚さ1000Åの第２の
TiN膜１８2を堆積し、更に全面に厚さ1μｍのAl
膜２０を蒸着した（同図ｅ図示）。ひきつづき、
前記Al膜２０及び第２、第１のTiN膜１８2，１
８1を順次フオトエツチング技術によりパターニ
ングしてゲート、ソース、ドレインの取出し配線
２１〜２３を形成してｎチヤンネルMOSトラン
ジスタを製造した（同図ｆ図示）。
全面エツチングしてコンタクトホール１７1〜１
７3に多結晶シリコン１９′を残存させた（同図ｄ
図示）。つついて、全面に上述したマグネトロン
型スパツタリング法により厚さ1000Åの第２の
TiN膜１８2を堆積し、更に全面に厚さ1μｍのAl
膜２０を蒸着した（同図ｅ図示）。ひきつづき、
前記Al膜２０及び第２、第１のTiN膜１８2，１
８1を順次フオトエツチング技術によりパターニ
ングしてゲート、ソース、ドレインの取出し配線
２１〜２３を形成してｎチヤンネルMOSトラン
ジスタを製造した（同図ｆ図示）。
しかして、本発明によれば多結晶シリコンから
なるゲート電極１２、基板１１表面に形成された
n+型のソース、ドレイン領域１４，１５に対応
するコンタクトホール１７1〜１７3内に多結晶シ
リコン膜１９′をその底面に低抵抗で、耐酸化性
の優れた第１のTiN膜１８1を少なくとも配置し
た状態で残存、埋設することにより、該残存多結
晶シリコン膜１９′とソース領域１４等との間に
SiO2膜が介在されることなく、良好な低抵抗接
続を図ることができる。その結果、コンタクトホ
ールの寸法を1μｍ角と微細化しても残存多結晶
シリコン膜１９′とn+型ソース領域１４等との接
触抵抗を100〜200Ωに抑えることができる。しか
も、コンタクトホール１７1〜１７3の底面に第１
のTiN膜１８1を設けることによつて、前述の如
くコンタクトホール１７1〜１７3内に低抵抗（〜
１０-3Ω・センチ）の多結晶シリコン膜１９′を
埋込むことが可能となるため、Alを使用した時
のような微細なコンタクトホール内及び側壁での
ステツプカバレイジの劣悪さに起因するMOSト
ランジスタの信頼性の低下を解消できる。
なるゲート電極１２、基板１１表面に形成された
n+型のソース、ドレイン領域１４，１５に対応
するコンタクトホール１７1〜１７3内に多結晶シ
リコン膜１９′をその底面に低抵抗で、耐酸化性
の優れた第１のTiN膜１８1を少なくとも配置し
た状態で残存、埋設することにより、該残存多結
晶シリコン膜１９′とソース領域１４等との間に
SiO2膜が介在されることなく、良好な低抵抗接
続を図ることができる。その結果、コンタクトホ
ールの寸法を1μｍ角と微細化しても残存多結晶
シリコン膜１９′とn+型ソース領域１４等との接
触抵抗を100〜200Ωに抑えることができる。しか
も、コンタクトホール１７1〜１７3の底面に第１
のTiN膜１８1を設けることによつて、前述の如
くコンタクトホール１７1〜１７3内に低抵抗（〜
１０-3Ω・センチ）の多結晶シリコン膜１９′を
埋込むことが可能となるため、Alを使用した時
のような微細なコンタクトホール内及び側壁での
ステツプカバレイジの劣悪さに起因するMOSト
ランジスタの信頼性の低下を解消できる。
更に、コンタクトホール１７1〜１７3内に埋込
んだ多結晶シリコン膜１９′の露出面にも第２の
TiN膜１８2を設ければ、ソース領域１４等を取
出すためのAl配線２１〜２３とコンタクトホー
ル１７1〜１７3内の多結晶シリコン膜１９′との
SiとAlの反応を防止でき、その結果Si偏析等の
問題も回避できる。
んだ多結晶シリコン膜１９′の露出面にも第２の
TiN膜１８2を設ければ、ソース領域１４等を取
出すためのAl配線２１〜２３とコンタクトホー
ル１７1〜１７3内の多結晶シリコン膜１９′との
SiとAlの反応を防止でき、その結果Si偏析等の
問題も回避できる。
なお、上記実施例では第１のTiN膜をコンタ
クトホールを含むCVD−SiO2膜全面に設けたが、
これに限定されない。例えば、第２図に示すよう
にCVD−SiO2膜を全面に被覆する前にゲート電
極１２及びn+型ソース、ドレイン領域１４，１
５の表面に第１のTiN膜１８1を設けた構造して
もよい。この場合、ゲート電極１２上の第１の
TiN膜１８1とソース、ドレイン領域１４，１５
上の第１のTiN膜１８1とを互いに分離して形成
することが必要である。
クトホールを含むCVD−SiO2膜全面に設けたが、
これに限定されない。例えば、第２図に示すよう
にCVD−SiO2膜を全面に被覆する前にゲート電
極１２及びn+型ソース、ドレイン領域１４，１
５の表面に第１のTiN膜１８1を設けた構造して
もよい。この場合、ゲート電極１２上の第１の
TiN膜１８1とソース、ドレイン領域１４，１５
上の第１のTiN膜１８1とを互いに分離して形成
することが必要である。
上記実施例では、ゲート電極及びソース、ドレ
イン領域のコンタクトホールに埋込んだ多結晶シ
リコン膜にリン等の不純物を拡散して低抵抗化し
たが、これに限定されない。例えば、第３図に示
すようにソース、ドレイン領域１４，１５のコン
タクトホール１７1に埋込んだ多結晶シリコン膜
にはリン拡散を施さないようにして、該多結晶シ
リコン膜を高抵抗体２４として利用するようにし
てもよい。
イン領域のコンタクトホールに埋込んだ多結晶シ
リコン膜にリン等の不純物を拡散して低抵抗化し
たが、これに限定されない。例えば、第３図に示
すようにソース、ドレイン領域１４，１５のコン
タクトホール１７1に埋込んだ多結晶シリコン膜
にはリン拡散を施さないようにして、該多結晶シ
リコン膜を高抵抗体２４として利用するようにし
てもよい。
上記実施例では、高融点金属窒化膜として
TiN膜を使用したが、これに限定されず、例え
ばTiN膜の代わりに比抵抗が10-4Ω・cm以下の
ZrN膜、TaN膜、HfN膜等を用いてもよい。
TiN膜を使用したが、これに限定されず、例え
ばTiN膜の代わりに比抵抗が10-4Ω・cm以下の
ZrN膜、TaN膜、HfN膜等を用いてもよい。
上記実施例では、ｎチヤンネルMOSトランジ
スタに適用した例について説明したが、ｐチヤン
ネルMOSトランジスタ、相補型MOSトランジス
タ、バイポーラトランジスタ等にも同様に適用で
きる。また、第２層目の配線として多結晶シリコ
ン膜を採用し、この配線にAl又はAl・Si合金の
第３層配線を接続する多層配線構造にも同様に適
用できる。
スタに適用した例について説明したが、ｐチヤン
ネルMOSトランジスタ、相補型MOSトランジス
タ、バイポーラトランジスタ等にも同様に適用で
きる。また、第２層目の配線として多結晶シリコ
ン膜を採用し、この配線にAl又はAl・Si合金の
第３層配線を接続する多層配線構造にも同様に適
用できる。
以上詳述した如く、本発明によればコンタクト
ホールの寸法の微細化に伴うコンタクトホール側
壁部でのステツプカバレイジ及び多結晶シリコン
による電極取出し時のコンタクト抵抗の増大を解
消した高信頼性、高集積度の半導体装置を提供で
きるものである。
ホールの寸法の微細化に伴うコンタクトホール側
壁部でのステツプカバレイジ及び多結晶シリコン
による電極取出し時のコンタクト抵抗の増大を解
消した高信頼性、高集積度の半導体装置を提供で
きるものである。
第１図ａ〜ｆは本発明の実施例におけるｎチヤ
ンネルMOSトランジスタを得るための製造工程
を示す断面図、第２図及び第３図は夫々本発明の
他の実施例を示すｎチヤンネルMOSトランジス
タの断面図、第４図はコンタクトホールの寸法と
接触抵抗との関係を示す特性図、第５図は従来の
半導体装置の問題点を説明するための断面図であ
る。 １１……ｐ型シリコン基板、１２……多結晶シ
リコンからなるゲート電極、１４……n+型ソー
ス領域、１５……n+ドレイン領域、１６……
CVD−SiO2膜、１７1〜１７3……コンタクトホ
ール、１８1，１８2……TiN膜、１９′……残存
多結晶シリコン膜、２１〜２３……Al配線、２
４……高抵抗体。
ンネルMOSトランジスタを得るための製造工程
を示す断面図、第２図及び第３図は夫々本発明の
他の実施例を示すｎチヤンネルMOSトランジス
タの断面図、第４図はコンタクトホールの寸法と
接触抵抗との関係を示す特性図、第５図は従来の
半導体装置の問題点を説明するための断面図であ
る。 １１……ｐ型シリコン基板、１２……多結晶シ
リコンからなるゲート電極、１４……n+型ソー
ス領域、１５……n+ドレイン領域、１６……
CVD−SiO2膜、１７1〜１７3……コンタクトホ
ール、１８1，１８2……TiN膜、１９′……残存
多結晶シリコン膜、２１〜２３……Al配線、２
４……高抵抗体。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、該基板上に設けられたコンタ
クホールを有する絶縁膜と、前記コンタクホール
内に該コンタクトホール底部に少なくとも低抵抗
の高融点金属窒化膜を介在して埋込まれたシリコ
ン膜とを具備したことを特徴とする半導体装置。 ２ 低抵抗の高融点金属窒化膜が窒化チタン、窒
化ジルコニウム、窒化タンタル、窒化ハフニウム
から選択されるものであることを特徴とする特許
請求の範囲第１項記載の半導体装置。 ３ コンタクトホール内に埋込まれたシリコン膜
にドナー化又はアプセプタ化する不純物を拡散さ
せて比抵抗を低減させたことを特徴とする特許請
求の範囲第１項記載の半導体装置。 ４ コンタクトホール内に埋込まれたシリコン膜
の比抵抗を大きくして、該シリコン膜を抵抗体と
して使用することを特徴とする特許請求の範囲第
１項記載の半導体装置。 ５ コンタクトホール内に埋込まれたシリコン膜
の露出面に高融点金属窒化膜を設けたことを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26771284A JPS61144872A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26771284A JPS61144872A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144872A JPS61144872A (ja) | 1986-07-02 |
| JPH0257707B2 true JPH0257707B2 (ja) | 1990-12-05 |
Family
ID=17448500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26771284A Granted JPS61144872A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144872A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JP2695812B2 (ja) * | 1988-01-29 | 1998-01-14 | 株式会社東芝 | 半導体装置 |
| JPH0228320A (ja) * | 1988-04-06 | 1990-01-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0283978A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | 半導体装置 |
| JP2821157B2 (ja) * | 1989-01-30 | 1998-11-05 | 株式会社日立製作所 | 配線形成方法 |
| JPH06275655A (ja) * | 1993-03-24 | 1994-09-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH08139318A (ja) * | 1994-11-11 | 1996-05-31 | Fuji Electric Co Ltd | 横型電界効果トランジスタ |
| KR0167274B1 (ko) * | 1995-12-07 | 1998-12-15 | 문정환 | 씨모스 아날로그 반도체장치와 그 제조방법 |
| JP2765569B2 (ja) * | 1996-08-02 | 1998-06-18 | 株式会社日立製作所 | 半導体装置の製造方法 |
| TW531684B (en) | 1997-03-31 | 2003-05-11 | Seiko Epson Corporatoin | Display device and method for manufacturing the same |
| JP3362008B2 (ja) * | 1999-02-23 | 2003-01-07 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
-
1984
- 1984-12-19 JP JP26771284A patent/JPS61144872A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144872A (ja) | 1986-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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