JPH0562456B2

JPH0562456B2 -

Info

Publication number: JPH0562456B2
Application number: JP58154307A
Authority: JP
Inventors: Katsuya Okumura; Masaaki Ueda
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-08-24
Filing date: 1983-08-24
Publication date: 1993-09-08
Also published as: JPS6046024A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、半導体装置の配線層形成に係り特に
埋め込み電極構造に関するものである。

〔発明の技術的背景とその問題点〕従来、半導体基板上に設けられたコンタクトホ
ールを介して取出電極を形成する手段として、半
導体基板を加熱しながら取出電極の形成部材を堆
積することが行われている。このように半導体基
板を加熱するのは、例えばアルミニウムのような
取出電極の形成部材の表面拡散を促進して、これ
をコンタクトホール内に十分に充填させるためで
ある。コンタクトホールは、通常R.I.E（Reactive
Ion Etching）技術にて約3μｍ口の大きさで急峻
な内側面を有するものに形成されている。

この加熱処理を併用したものでは、コンタクト
ホールが3μｍ□程度の比較的大きいものである
場合には、取出電極の形成部材をステツプカバレ
イジ良く堆積することができる。しかしながら、
コンタクトホールの大きさが2μｍ□以下になる
と、その内壁面の部分で堆積層のステツプカバレ
イジが悪くなる。特に、コンタクトホールの大き
さが1μｍ□以下になると、取出電極の形成部材
を堆積できない問題があつた。

また、配線アルミニウムと基板シリコンが直接
接しているコンタクト部においてオーミツクコン
タクトを取るための熱処理の過程でシリコンがア
ルミニウムの中へ拡散する現象が起つていた。

そのため、シリコンとアルミニウムの接触面に
おいて、シリコン側にピツトができ、その中にア
ルミニウムが入りこみ、プレーナー構造でＰ−Ｎ
接合が浅い場合にはこのピツトの深さが接合面に
まで達し、その結果Ｐ−Ｎ接合の耐圧が劣化した
り、逆方向リーク電流が増加する欠点があつた。
この欠点を解決するため、コンタクト開孔後全面
に多結晶シリコンを披着後アルミニウムを披着し
その後パターニングして配線層を形成する方法が
特開昭51−147981号に開示されている。しかし、
この方法であれば、アルミニウム層の直下の全域
に多結晶シリコンが存在するためその後の処理に
よつても多結晶シリコン中のシリコンの一部がア
ルミニウムに融け込むだけで多結晶シリコン層と
アルミニウム層の接触面の一部のみが合金化され
るものである。基板との接触は残存の多結晶シリ
コンによつて行なわれるため、接触抵抗を低くす
ることができない欠点を有している。また、コン
タクト孔と拡散層との合わせずれがあつても接続
を確実にするため多結晶シリコンに拡散層と同一
導電型の不純物を導入しているが、この方法であ
れば特定の不純物を多結晶シリコンに導入するた
め、ＰチヤネルとＮチヤネルの両タイプのトラン
ジスタを有する相補型電界効果トランジスタ集積
回路には適さないものである。

〔発明の目的〕

本発明は、断線等による接触不良を防止して微
細なコンタクトホールから取出電極を確実に取出
し、高い信頼性を有する半導体装置を高歩留で得
ることができる半導体装置の製造方法を提供する
ことをその目的とするものである。

〔発明の概要〕

本発明は、第１導電層上に局部的に予め下地層
を形成し、この下地層上に第２導電層を積層して
両者を一体に同質化することにより、取出電極と
なる層を形成し、断線等による接触不良を防止し
た取出電極を有する信頼性の高い半導体装置を高
歩留りで得ることができる半導体装置の製造方法
である。

〔発明の実施例〕

以下、本発明の実施例について第１図Ａ乃至同
図Ｄを参照して説明する。

先ず、半導体基板１の所定領域に素子領域を囲
むフイールド酸化膜２を形成する。次いで、素子
領域上にゲート酸化膜を形成し、ゲート酸化膜上
に所定パターンのゲート電極３を形成する。次い
で、ゲート電極３を覆う酸化膜を素子領域上に形
成し、フイールド酸化膜２と一体化する。ゲート
電極３の上方のフイールド酸化膜２は、ゲート電
極３の肉厚分だけ隆起した段差部４を有してい
る。素子領域部分のフイールド酸化膜２の所定領
域に例えばR.I.E（Reactive Ion Etching）法によ
り約1μｍ□のコンタクトホール５を開口する。
次いで、例えば減圧C.V.D（Chemical Vapor
Deposition）により、多結晶シリコンからなる下
地層６をコンタクトホール５内及びフイールド酸
化膜２上に形成する（第１図Ａ参照）。ここで、
下地層６の材質としては、シリコンあるいはアル
ミニウムと合金化乃至固溶するものを用いても良
い。下地層６を形成する手段は、減圧C.V.D法の
他にも微細なコンタクトホール５内や急峻な段差
部４に滑らかな下地層６を形成できるものであれ
ば如何なるものでも良い。また、シリコン等から
なる下地層６中には、後述する第２導電層７との
合金化を容易に行うために、例えばＰ型の不純物
を導入しておくのが望ましい。

次に、下地層６の表面にプラズマエツチング処
理を施し、コンタクトホール５内及び段差部４の
周辺部のみに下地層６ａ，６ｂを残存させる（同
図Ｂ参照）。

次いで、残存した下地層６ａ，６ｂ及びフイー
ルド酸化膜２上に例えばアルミニウムからなる第
２導電層７を厚さ約1μｍ形成する（同図Ｃ参
照）。このとき、例えば逆スパツタエツチングを
施して活性化処理を施し、アルミニウム等からな
る第２導電層７を確実に固着させるのが望まし
い。この第２導電層７を形成する際には、加熱処
理を全く施さなくても良い。第２導電層７として
は、アルミニウムの他にもアルミニウム合金等を
使用しても良い。要は次に述べる熱処理によつ
て、下地層６ａ，６ｂと一体に同質にするもので
あれば如何なる材質のものを用いても良い。次い
で、これに例えば450℃で30分間熱処理を施し、
残存した下地層６ａ，６ｂと第２導電層７とを一
体化してアルミニウム合金からなる電極層８とす
る（同図Ｄ参照）。然る後、電極層８にパターニ
ング処理を施し、所定形状の取出電極を得る。こ
こで、下地層６ａ，６ｂと第２導電層とを一体化
するための熱処理は、パターニングにより取出電
極を形成した後に行つても良い。

このような、半導体装置の製造方法によれば、
予めコンタクトホール５内及び段差部４に残存し
た下地層６ａ，６ｂと一体化した電極層８から取
出電極を形成するので、取出電極の抵抗は従来に
比べて大幅減少でき電極形成層７の良好なステツ
プカバレイジにより、断線等による接触不良を防
止した取出電極を、微細なコンタクトホール５か
ら容易に取出すことができる。また、従来問題と
なつていたアルミニウムの基板への突きぬけも防
止できる。このため、信頼性の高い半導体装置を
得ることができる。更に第２導電層７の形成に際
しては、熱処理を必ずしも必要としないので作業
性を向上できると共に、熱処理のための装置が不
要となるので、製造コストを安くすることができ
る。その結果、製造歩留を高めることができる。

なお、コンタクトホール５内には、第２図に示
す如く、TiやPtのシリサイドからなるバリア層
９を形成しておき、下地層６ａと半導体基板１が
反応するのを阻止するようにしても良い。

また、第３図に示す如く、第２導電層７内にチ
タン等からなる合金化促進層１０を形成して、下
地層６ａと第２導電層７間で容易に合金化が起き
るようにしても良い。

次に、本発明方法を相補型MOS FETからな
る半導体装置の製造に適用した実施例について説
明する。

先ず、第４図Ａに示す如く、例えば比抵抗が７
〜8ΩcmのＮ型の半導体基板２０内にＰ型の拡散
層２１を有すると共に、この半導体基板２０内に
形成したＰ−well領域２２内にＮ型の拡散層２３
を有するものを用意する。これら拡散領域は、例
えばFET素子を形成するソース・ドレイン領域
となる。ここで、これら拡散領域の不純物濃度
は、約10²⁰cm^-3に設定した。また、Ｐ型拡散領域
はボロンを用いて約0.5μｍの拡散深さに形成し、
Ｎ型拡散領域は砒素を用いて約0.3μｍの拡散深さ
に形成した。更に、これらのFET素子を構成す
るゲート金属には、多結晶シリコンを使用した。

この半導体基板２０の露出表面に気相成長法に
より絶縁層となるSiO₂／PSG（Phospho Silicate
Glass）の２層膜２４を厚さ約1μｍ形成した。次
いで、このSiO₂／PSG膜２４にRIE（Reactive
Ion Etching）法により選択的にエツチング処理
を施し、Ｐチヤネル２１、Ｎチヤネル２３及び配
線２５に通じるコンタクトホール２６，２７，２
８を開口する。ここで、コンタクトホール２６…
…２８は、約1.2μｍ角の大きさに設定している。
また、SiO₂／PSG膜２４は、コンタクトホール
２６……２８の開口前に通常950〜1000℃の高温
で溶融処理が施されている。然るに、この溶融温
度は、素子の微細化を達成するために接合深さを
浅くするように、極力、低温でかつ、短時間に設
定される。このため、PSG膜２４の溶融が充分
になされず、図示するように多結晶シリコンから
なる配線２５等の段差部で逆テーパ状となつた
り、或は急峻な形状になり易い。

次に、コンタクトホール２６……２８を形成し
たSiO₂／PSG膜２４の露出表面全面に、Ｗ膜２
９をスパツタリング法で厚さ約1000Å形成する
（同図Ｂ参照）。ここで、Ｗ膜２９の形成は、スパ
ツタリング法の他にも気相成長法を用いても良
い。気相成長法の場合には、Ｗ膜２９をシリコン
からなる基板の露出表面に選択的に堆積すること
ができるので、工程の簡略化を図ることができ
る。

Ｗ膜２９の形成後、同図Ｃに示す如く、700℃
の熱処理を約30分間施し、コンタクトホール２
６，２７，２８内にWSi₂膜３０を形成した。次
いで、未反応のＷ膜２９を王水煮沸等の化学処理
で除去した。

次に、減圧CVD法により同図Ｄに示す如く、
シランガス（SiH₄）を用いてPSG膜２４を含む
半導体基板２０の表面に、基板温度を600℃に設
定して厚さ約7000Åの多結晶シリコン膜３１を形
成した。このときの多結晶シリコンの堆積速度は
約100Å／minであつた。ここで、減圧CVD法に
よる多結晶シリコン膜３１の形成は、まわり込み
が非常に良好であるため、微細なコンタクトホー
ル２６……２８内や逆テーパーが付いている個所
にも容易に多結晶シリコンを堆積できるものであ
る。

次に、これを例えばフツ素ガスを主成分とした
プラズマ雰囲気中に晒し、多結晶シリコン膜３１
にエツチング処理を施す（同図Ｅ参照）。このエ
ツチング処理により多結晶シリコン膜３１を厚さ
7000Å分全部を除去し、SiO₂／PSG膜２４の凹
部に多結晶シリコン充填部３２……３５を形成し
た。なお、このエツチング処理は、等方的に行つ
ても良いし、或は異方的に行つても良い。

次に、同図Ｆに示す如く、表面が平滑になつた
SiO₂／PSG膜２４上に第２導電層であるAl膜３
６をマグネトロンスパツタリング法で厚さ約1μ
ｍ形成した。次いで、これに450℃のフオーミン
グガス中で30分間熱処理を施した。この熱処理に
よつてAl膜３６と多結晶シリコン充填部３２…
…３５との間でAl−Siの合金化反応が起き、Si
はAl膜３６中に拡散し、代わりにSiの存在した
領域にはAlが置換して入り込み、同図Ｇに示す
如く、多結晶シリコン充填部３２……３５及び
Al膜３６をAl−Si合金膜３７として一体に同質
化することができた。

このようにして、局所的に設けられた多結晶シ
リコン充填部３２……３５中のシリコンがAl膜
３６中に入り込み、多結晶シリコンとアルミニウ
ムが一体に同質化する。このため、所謂アロイス
パイクも発生せず、しかも新しく形成されたAl
−Si合金膜３７と半導体基板２０との接触も良好
となる。また、多結晶シリコン充填部３２……３
５は、微細なコンタクトホール２６……２７中に
形成され、その後、Al−Si合金膜３７に一体化
するので、断線等による接触不良を防止して、微
細なコンタクトホール２６……２７から取出電極
を確実に形成できる。その結果、高い信頼性を有
する半導体装置を高歩留りで得ることができるも
のである。

次に、多結晶シリコン充填部３２……３５と
Al膜３６間で起きるAl−Siの合金反応について
説明する。上述のように450℃の温度下でのSiの
Al膜３６中への拡散速度（拡散係数Ｄ）は、８
×10^-9cm／secである。このため、450℃で30分間
熱処理を施すとSiはAl膜３６中に、√＝√８
×10^-9×30×60cm＝38μｍ拡散することになる。

換言すれば、1.2×1.2×1μm³のコンタクトホー
ル２６……２８内に埋込まれていた1.44μm³の
Si₄₀は、第５図に示すように、π×（38）²×1μm³
＝4534μm³の体積₄₁を持つAl中に拡散することが
できる。その時のSiの濃度は0.03％となる。

一方、450℃でのSiのAl中への固溶限は、所謂
二元相図から明らかなように、0.48重量％であ
る。この値はバルク中の値であり、一般に薄膜中
であればこれより固溶限は増加している。また、
前述の固溶限は重量％で示されているが、Alと
Siとではほとんど比重が同じであるから、ほぼ重
量％と体積％とが同じであると考えて差しつかえ
ない。つまり、450℃ではSiはAl膜３６中へ0.48
％まで固溶することができ、かつ、SiのAl膜中
の拡散速度が充分に速いため、コンタクトホール
２６……２８内に埋込まれていたSiは、全部Al
膜３６中に拡散してしまい同質化が行われる。コ
ンタクトホール２６……２８内に埋込まれていた
多結晶シリコンと半導体基板２０のSiやゲート金
属を構成する多結晶シリコンとで形成される界面
には、WSi₂膜３０からなるバリア層が形成され
ているため、これらの同質化処理が過剰に行われ
ても何ら影響はない。また、Al膜３６をスパツ
タ堆積させる直前に、同一真空中で基板表面を
Arイオンでスパツタエツチングするのは、ポリ
シリコン表面に形成されている酸化物や吸着物を
除去するためである。これらの介在物が多結晶シ
リコン充填部３２……３５とAl膜３６間に存在
すると、Al−Siの相互拡散が阻害されるためで
ある。また、多結晶シリコン充填部３２……３５
を形成する多結晶シリコンは、不純物がドープさ
れていないものでも良いが、不純物がドープされ
るとよりAl膜３０中に拡散され易くなる。特に
ボロンが不純物としてドープされていると、更に
拡散しやすくなることが経験的に確認されてい
る。場合によつてはボロン等の不純物がドープさ
れた多結晶シリコンで多結晶シリコン充填部３２
……３５を形成しても良い。

また、コンタクトホール２６……２８内のSiを
Alと完全に置換拡散させないで残存させると、
ソース、ドレイン等の拡散領域やゲート金属と
Al膜３６で形成する配線との接触抵抗が高くな
る問題や、エレクトロマイグレーシヨンが起きる
問題がある。すなわち、電気抵抗が異なるAlと
Siが接触していて、ここに高い電流密度で直流電
流を流すと、Siが熱拡散とは別にAl膜３６中に
拡散（エレクトロマイグレート）する現象が発生
し、この場合にはAl−Si界面に空孔が生じる。
このため接触抵抗が増大し、最後にはオープ不良
を起こす。このような問題を回避するためにも、
コンタクトホール２６……２８内のSiは全部、
Al−Si合金で同質化させることが望ましい。そ
の結果、長期に亘つて高い信頼性を保持すること
ができる。

〔発明の効果〕

以上説明したように、本発明の主なる利点は第
１導電層上に下地層すなわち多結晶シリコンを局
部的に形成したところにある。即ち、多結晶シリ
コンを全面に形成する従来技術においては、多結
晶シリコンがアルミニウムに対し過剰にあるた
め、多結晶シリコン中のシリコンがアルミニウム
に全て入り込むことはない。このためアルミニウ
ムが基板に対し、アロイスパイクを形成しない長
所を有している反面、この多結晶シリコンとアル
ミニウムよりなる配線層が半導体基板と接触する
部分は多結晶シリコンのみであるため良好な電気
的接触を得ることが難かしいものである。本発明
によれば下地層例えば多結晶シリコンが局所的に
形成されている。このため、多結晶シリコン中の
シリコンが全てその後形成される第２導電層例え
ばアルミニウムに入り込み、多結晶シリコンとア
ルミニウムが一体に同質化する。従つて、従来問
題となつていたアロイ−スパイクも発生せず、ま
た、一体同質化するため半導体基板との接触も良
好となる。また、下地層が局所的に埋め込まれる
ため、より微細なコンタクトホールでさえも埋め
込むことができる。更に、その後一体に同質化す
るため断線等による接触不良を防止して微細なコ
ンタクトホールから取出電極を確実に形成でき
る。その結果、高い信頼性と高歩留を有する半導
体装置を提供できるものである。

【図面の簡単な説明】

第１図Ａ乃至同図Ｄは、本発明に係る半導体装
置の製造方法の実施例を工程順に示す説明図、第
２図は、本発明方法にバリア層の形成工程を併用
して得られた半導体装置の断面図、第３図は、本
発明方法にバリア層及び合金化促進層の形成工程
を併用して得られた半導体装置の断面図、第４図
Ａ乃至同図Ｇは、本発明方法を相補型MOSFET
からなる半導体装置の製造に適用した実施例を工
程順に示す説明図、第５図は、コンタクトホール
内でのSiの固溶限となる領域を示す説明図であ
る。１……半導体基板、２……フイールド酸化膜、
３……ゲート電極、４……段差部、５……コンタ
クトホール、６……下地層、７……第２導電層、
８……電極層、９……バリア層、１０……合金化
促進層、２０……半導体基板、２１……Ｐチヤネ
ル、２２……Ｐ−well領域、２３……Ｎチヤネ
ル、２４……PSG膜、２５……配線、２６，２
７，２８……コンタクトホール、２９……Ｗ膜、
３０……WSi₂膜、３１……多結晶シリコン膜、
３２，３３，３４，３５……多結晶シリコン充填
部、３６……Al膜、３７……Al−Si合金膜。

Claims

【特許請求の範囲】１突出部を有し、且つ第１導電層を露出する凹
部を少なくとも備えた絶縁層を該第１導電層上に
形成する工程と、前記第１導電層の露出部分上に局部的にバリア
層を形成する工程と、前記バリア層を含む前記絶縁層全面に下地層を
形成し、該下地層を表面から所定厚さだけ除去し
て前記突出部の周辺部及び前記凹部に下地層を残
存させ、それ以外の下地層を除去する工程と、残存した前記下地層上に第２導電層を形成する
工程と、残存した前記下地層と前記第２導電層とを同質
化する加熱工程とを具備する半導体装置の製造方
法であつて、前記バリア層は、前記下地層及び前記第２導電
層と、前記第１導電層との反応を制御し得る層で
あることを特徴とする方法。２第１導電層の露出部分上に局部的にバリア層
を形成する工程は、該第１導電層の露出部分を含
む前記絶縁層全面にバリア層を形成し、該バリア
層を選択的に除去して前記凹部内に前記バリア層
を残存させ、それ以外の前記バリア層を除去する
工程であることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。３第１導電層が半導体基板であることを特徴と
する特許請求の範囲第１項または第２項記載の半
導体装置の製造方法。４下地層の材質がシリコン、或いはアルミニウ
ムと同質化する元素で構成されていることを特徴
とする特許請求の範囲第１項乃至第３項記載の半
導体装置の製造方法。５第２導電層の材質が、アルミニウム或いはア
ルミニウム合金で構成されていることを特徴とす
る特許請求の範囲第１項乃至第４項記載の半導体
装置の製造方法。６バリア層の材質が、Ｗ、Ti、或いはPtのシ
リサイドであることを特徴とする特許請求の範囲
第１項乃至第５項記載の半導体装置の製造方法。