JPH0878356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0878356A JPH0878356A JP21355594A JP21355594A JPH0878356A JP H0878356 A JPH0878356 A JP H0878356A JP 21355594 A JP21355594 A JP 21355594A JP 21355594 A JP21355594 A JP 21355594A JP H0878356 A JPH0878356 A JP H0878356A
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Abstract
(57)【要約】
【目的】 集積回路が微細化されても，シリサイド電極
の抵抗率の増加を抑制する。 【構成】 １）シリコンからなる基板上に金属膜を堆積
し，該基板を加熱して金属シリサイドを形成する工程
を，同一金属を用い加熱温度を変えて複数回行う， ２）シリコンからなる基板上に第１の金属膜を堆積し,
該基板に第１の加熱を施し島状凝集の生じた第１のシリ
サイドを形成する工程と，該基板上に該第１の金属膜と
同じ金属からなる第２の金属膜を堆積し，該第１の加熱
温度より低い温度で該基板に第２の加熱を施して膜状の
第２のシリサイドを形成する工程とを有する， ３）前記金属がチタンまたはコバルトである。
の抵抗率の増加を抑制する。 【構成】 １）シリコンからなる基板上に金属膜を堆積
し，該基板を加熱して金属シリサイドを形成する工程
を，同一金属を用い加熱温度を変えて複数回行う， ２）シリコンからなる基板上に第１の金属膜を堆積し,
該基板に第１の加熱を施し島状凝集の生じた第１のシリ
サイドを形成する工程と，該基板上に該第１の金属膜と
同じ金属からなる第２の金属膜を堆積し，該第１の加熱
温度より低い温度で該基板に第２の加熱を施して膜状の
第２のシリサイドを形成する工程とを有する， ３）前記金属がチタンまたはコバルトである。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，金属をシリコン(Si)基板上に堆積し加熱す
ることによりシリサイドを形成する方法に関する。
係り，特に，金属をシリコン(Si)基板上に堆積し加熱す
ることによりシリサイドを形成する方法に関する。
【０００２】本発明は集積回路の高集積化に伴い，電極
寸法の微細化を行っても，電極の抵抗率を集積度の低い
場合と同程度に維持して高集積度の集積回路の作製を可
能にする。
寸法の微細化を行っても，電極の抵抗率を集積度の低い
場合と同程度に維持して高集積度の集積回路の作製を可
能にする。
【０００３】特に，CMOSの高集積回路の場合は, ソース
あるいはドレイン電極の幅が 1μｍ以下に微細化され，
また，不純物拡散が表面から浅い領域に高密度に行われ
るようになり，これに伴いより薄くなった電極の抵抗率
の増加を抑制することが不可欠となってきた。
あるいはドレイン電極の幅が 1μｍ以下に微細化され，
また，不純物拡散が表面から浅い領域に高密度に行われ
るようになり，これに伴いより薄くなった電極の抵抗率
の増加を抑制することが不可欠となってきた。
【０００４】
【従来の技術】以下に, MOS 集積回路を例にとりシリサ
イド化の従来例を説明する。シリコン基板にゲート絶縁
膜を介してポリシリコンからなるゲート電極を形成する
工程, このゲート電極をマスクにしてソース及びドレイ
ン領域にイオン注入を行う工程, ゲート電極の側面に絶
縁膜を形成し，ソース及びドレイン領域とゲート電極の
表面を露出させ，その露出面に選択的にチタンシリサイ
ド膜を形成する工程を有する半導体装置の製造方法にお
いて，基板全面にチタン膜を形成した後第１の加熱を行
い, シリコンの表面を露出したソース, ドレイン, ゲー
ト領域上のチタンのみをシリサイド化する工程, 前記領
域以外のシリサイド化していないチタンを化学薬品によ
り除去する工程, 第２の加熱によりC54 相からなる電気
抵抗の小さいチタンシリサイド膜を形成する工程によ
り, シリサイド電極を形成し，半導体装置を製造してい
た。
イド化の従来例を説明する。シリコン基板にゲート絶縁
膜を介してポリシリコンからなるゲート電極を形成する
工程, このゲート電極をマスクにしてソース及びドレイ
ン領域にイオン注入を行う工程, ゲート電極の側面に絶
縁膜を形成し，ソース及びドレイン領域とゲート電極の
表面を露出させ，その露出面に選択的にチタンシリサイ
ド膜を形成する工程を有する半導体装置の製造方法にお
いて，基板全面にチタン膜を形成した後第１の加熱を行
い, シリコンの表面を露出したソース, ドレイン, ゲー
ト領域上のチタンのみをシリサイド化する工程, 前記領
域以外のシリサイド化していないチタンを化学薬品によ
り除去する工程, 第２の加熱によりC54 相からなる電気
抵抗の小さいチタンシリサイド膜を形成する工程によ
り, シリサイド電極を形成し，半導体装置を製造してい
た。
【０００５】また，上記工程においてチタン(Ti)の代わ
りにコバルト(Co)を用いて, コバルトシリサイド電極を
形成し，半導体装置を製造していた。
りにコバルト(Co)を用いて, コバルトシリサイド電極を
形成し，半導体装置を製造していた。
【０００６】
【発明が解決しようとする課題】集積回路の微細化に伴
い, ソース, ドレイン, ゲート領域の幅はより小さくな
り，また，ソース, ドレインの拡散領域が浅くなると基
板表面近傍には高濃度の不純物がドープされるようにな
ってきた。そのため，その上に形成されるシリサイド電
極の厚さもより薄くする必要がある。このような電極の
幅, 厚さの縮小と基板表面の高濃度不純物が, シリサイ
ド電極の抵抗率増加の一因になっている。
い, ソース, ドレイン, ゲート領域の幅はより小さくな
り，また，ソース, ドレインの拡散領域が浅くなると基
板表面近傍には高濃度の不純物がドープされるようにな
ってきた。そのため，その上に形成されるシリサイド電
極の厚さもより薄くする必要がある。このような電極の
幅, 厚さの縮小と基板表面の高濃度不純物が, シリサイ
ド電極の抵抗率増加の一因になっている。
【０００７】特に, チタンシリサイド(TiSi2) 電極で
は, 高抵抗であるC49 結晶構造から低抵抗であるC54 結
晶構造への相転移が電極の幅, 厚さの縮小と基板表面の
高濃度不純物により妨げられることが広く知られてい
る。
は, 高抵抗であるC49 結晶構造から低抵抗であるC54 結
晶構造への相転移が電極の幅, 厚さの縮小と基板表面の
高濃度不純物により妨げられることが広く知られてい
る。
【０００８】このために，集積回路の微細化に伴う線幅
の低減とシリサイド相の薄膜化により上記の構造相転移
が起こらないため，電極の抵抗率が増加し対策が必要と
なってきた。
の低減とシリサイド相の薄膜化により上記の構造相転移
が起こらないため，電極の抵抗率が増加し対策が必要と
なってきた。
【０００９】この構造相転移を起こさせるためには, シ
リサイド化のための加熱温度を高くすることが有効であ
る。しかし，電極の幅, 厚さが小さく基板表面の不純物
濃度が高くても構造相転移が起こり得る温度（通常の工
程よりも高い温度）ではチタンシリサイドの島状凝集
(アグラメレーション) が起こり，チタンシリサイド島
間の電気的接続が切断されてしまうという問題が新たに
生じた。
リサイド化のための加熱温度を高くすることが有効であ
る。しかし，電極の幅, 厚さが小さく基板表面の不純物
濃度が高くても構造相転移が起こり得る温度（通常の工
程よりも高い温度）ではチタンシリサイドの島状凝集
(アグラメレーション) が起こり，チタンシリサイド島
間の電気的接続が切断されてしまうという問題が新たに
生じた。
【００１０】また，コバルトシリサイド(CoSi2) 電極で
は，高抵抗であるCo2Si やCoSiから低抵抗であるCoSi2
への変化は高温で起こるが, 集積回路の微細化に伴うコ
バルト膜の薄膜化に伴い, コバルトシリサイドの島状凝
集が起こり，チタンシリサイドと同様の問題が生じる。
は，高抵抗であるCo2Si やCoSiから低抵抗であるCoSi2
への変化は高温で起こるが, 集積回路の微細化に伴うコ
バルト膜の薄膜化に伴い, コバルトシリサイドの島状凝
集が起こり，チタンシリサイドと同様の問題が生じる。
【００１１】本発明は, 集積回路が微細化されても，シ
リサイド電極の抵抗率の増加を抑制することを目的とす
る。
リサイド電極の抵抗率の増加を抑制することを目的とす
る。
【００１２】
【課題を解決するための手段】上記課題の解決は， １）シリコンからなる基板上に金属膜を堆積し，該基板
を加熱して金属シリサイドを形成する工程を，同一金属
を用い加熱温度を変えて複数回行う半導体装置の製造方
法，あるいは ２）シリコンからなる基板上に第１の金属膜を堆積し,
該基板に第１の加熱を施し島状凝集の生じた第１のシリ
サイドを形成する工程と，該基板上に該第１の金属膜と
同じ金属からなる第２の金属膜を堆積し，該第１の加熱
温度より低い温度で該基板に第２の加熱を施して膜状の
第２のシリサイドを形成する工程とを有する半導体装置
の製造方法，あるいは ３）前記金属がチタンまたはコバルトである前記１また
は２記載の半導体装置の製造方法により達成される。
を加熱して金属シリサイドを形成する工程を，同一金属
を用い加熱温度を変えて複数回行う半導体装置の製造方
法，あるいは ２）シリコンからなる基板上に第１の金属膜を堆積し,
該基板に第１の加熱を施し島状凝集の生じた第１のシリ
サイドを形成する工程と，該基板上に該第１の金属膜と
同じ金属からなる第２の金属膜を堆積し，該第１の加熱
温度より低い温度で該基板に第２の加熱を施して膜状の
第２のシリサイドを形成する工程とを有する半導体装置
の製造方法，あるいは ３）前記金属がチタンまたはコバルトである前記１また
は２記載の半導体装置の製造方法により達成される。
【００１３】
【作用】図１は本発明の原理説明図である。図１(A) に
おいて，シリコン基板 1の上に第１の金属膜 9を堆積す
る。
おいて，シリコン基板 1の上に第１の金属膜 9を堆積す
る。
【００１４】図１(B) において，第１の加熱により第１
のシリサイド11を形成する。種々の要因で島状凝集の起
こらない温度で低抵抗のシリサイド相ができない場合に
は, 島状凝集の起こるのを無視して高温で加熱し，完全
にシリサイドを低抵抗の相にする。
のシリサイド11を形成する。種々の要因で島状凝集の起
こらない温度で低抵抗のシリサイド相ができない場合に
は, 島状凝集の起こるのを無視して高温で加熱し，完全
にシリサイドを低抵抗の相にする。
【００１５】図１(C) において，第１の金属膜 2と同一
の金属からなる第２の金属膜12を堆積する。図１(D) に
おいて，第１の加熱温度より低い温度で第２の加熱を行
い，第１のシリサイド11を種結晶として電気的に連続し
た低抵抗相のシリサイド相14を形成する。
の金属からなる第２の金属膜12を堆積する。図１(D) に
おいて，第１の加熱温度より低い温度で第２の加熱を行
い，第１のシリサイド11を種結晶として電気的に連続し
た低抵抗相のシリサイド相14を形成する。
【００１６】ここで，チタンシリサイドの場合は，低抵
抗のC54 相が種結晶として存在するため，その後に堆積
した金属の第２の加熱が第１の加熱よりも低温であって
も，金属膜を低抵抗のCoSi2 にすることができ，低温成
長のため島状凝集を起こすことなく，電気的に連続した
チタンシリサイド膜が形成できる。
抗のC54 相が種結晶として存在するため，その後に堆積
した金属の第２の加熱が第１の加熱よりも低温であって
も，金属膜を低抵抗のCoSi2 にすることができ，低温成
長のため島状凝集を起こすことなく，電気的に連続した
チタンシリサイド膜が形成できる。
【００１７】また，コバルトシリサイドの場合は低抵抗
のCoSi2 が種結晶として存在するため，その後に堆積し
た金属の第２の加熱が第１の加熱よりも低温であって
も，金属膜を低抵抗のCoSi2 にすることができ，低温成
長のため島状凝集を起こすことなく，電気的に連続した
コバルトシリサイド膜が形成できる。
のCoSi2 が種結晶として存在するため，その後に堆積し
た金属の第２の加熱が第１の加熱よりも低温であって
も，金属膜を低抵抗のCoSi2 にすることができ，低温成
長のため島状凝集を起こすことなく，電気的に連続した
コバルトシリサイド膜が形成できる。
【００１８】
【実施例】以下に, 従来例と同様にMOS 集積回路を例に
とりシリサイド化の実施例を説明する。
とりシリサイド化の実施例を説明する。
【００１９】図２(A) 〜(D) ，図３(E) 〜(H) ，図４
(I),(J) は本発明の実施例の説明図である。図２(A) に
おいて，抵抗率 1Ωcmのｐ型シリコン(p-Si)基板 1
に, 選択酸化法により厚さ3000Åフィールド酸化膜 2を
形成し，素子形成領域に熱酸化により厚さ50〜100 Åの
ゲート酸化膜 3を形成する。
(I),(J) は本発明の実施例の説明図である。図２(A) に
おいて，抵抗率 1Ωcmのｐ型シリコン(p-Si)基板 1
に, 選択酸化法により厚さ3000Åフィールド酸化膜 2を
形成し，素子形成領域に熱酸化により厚さ50〜100 Åの
ゲート酸化膜 3を形成する。
【００２０】次いで, 気相成長(CVD) 法を用いて, 基板
上全面にりん濃度が1020cm-3以上,例えば1021cm-3のり
んドープの厚さ1000Åのポリシリコン膜 4を成長し，そ
の表面に熱酸化膜 5を形成する。
上全面にりん濃度が1020cm-3以上,例えば1021cm-3のり
んドープの厚さ1000Åのポリシリコン膜 4を成長し，そ
の表面に熱酸化膜 5を形成する。
【００２１】図２(B) において，光リソグラフィ技術を
用いて, ポリシリコン膜 4と熱酸化膜 5をパターニング
してゲートを形成し，ゲートをマスクにしてｎ型不純物
イオンを注入してソース領域 6およびドレイン領域 7を
形成する。
用いて, ポリシリコン膜 4と熱酸化膜 5をパターニング
してゲートを形成し，ゲートをマスクにしてｎ型不純物
イオンを注入してソース領域 6およびドレイン領域 7を
形成する。
【００２２】イオン注入条件は, イオン種 砒素イオン
(As+ ), エネルギー 40 KeV,ドーズ量 1×1015cm-2で
ある。図２(C) において，CVD 法により, 基板上全面に
厚さ約1000Åのシリコン酸化膜 8を堆積する。
(As+ ), エネルギー 40 KeV,ドーズ量 1×1015cm-2で
ある。図２(C) において，CVD 法により, 基板上全面に
厚さ約1000Åのシリコン酸化膜 8を堆積する。
【００２３】図２(D) において，反応性イオンエッチン
グ(RIE) またはスパッタエッチング等の異方性エッチン
グにより, シリコン酸化膜 8を全面エッチングし，ゲー
トの側面にのみシリコン酸化膜 8を残す。
グ(RIE) またはスパッタエッチング等の異方性エッチン
グにより, シリコン酸化膜 8を全面エッチングし，ゲー
トの側面にのみシリコン酸化膜 8を残す。
【００２４】図３(E) において，フッ酸希釈溶液を用い
た酸処理により基板表面を洗浄した後，フッ酸またはフ
ッ酸緩衝液を用いてポリシリコン膜 4, ソース領域 6,
ドレイン領域 7上の酸化膜 5, 3を除去する。
た酸処理により基板表面を洗浄した後，フッ酸またはフ
ッ酸緩衝液を用いてポリシリコン膜 4, ソース領域 6,
ドレイン領域 7上の酸化膜 5, 3を除去する。
【００２５】次いで，真空蒸着法またはスパッタ法によ
り, 基板上全面に第１の金属膜としてチタン膜 9を堆積
する。図３(F) において，基板を窒素中で約 700℃に加
熱して, ポリシリコン 4, ソース領域 6, ドレイン領域
7上にのみ選択的にチタンシリサイド(C49) 膜10を形成
し，未反応のチタン膜 9を酸処理により除去する。
り, 基板上全面に第１の金属膜としてチタン膜 9を堆積
する。図３(F) において，基板を窒素中で約 700℃に加
熱して, ポリシリコン 4, ソース領域 6, ドレイン領域
7上にのみ選択的にチタンシリサイド(C49) 膜10を形成
し，未反応のチタン膜 9を酸処理により除去する。
【００２６】図３(G) において，従来技術においては約
800℃で熱処理してチタンシリサイドを高抵抗のC49 相
から低抵抗のC54 相に構造相転移させてシリサイド電極
を作製していたが，この温度より高い島状凝縮が生じる
約 850℃以上の高温で加熱処理を行いチタンシリサイド
(C49) 膜10を完全にC54 相に構造相転移させ, 第１のチ
タンシリサイド(C54) 11を形成する。
800℃で熱処理してチタンシリサイドを高抵抗のC49 相
から低抵抗のC54 相に構造相転移させてシリサイド電極
を作製していたが，この温度より高い島状凝縮が生じる
約 850℃以上の高温で加熱処理を行いチタンシリサイド
(C49) 膜10を完全にC54 相に構造相転移させ, 第１のチ
タンシリサイド(C54) 11を形成する。
【００２７】図３(H) において，上記の熱処理の雰囲気
は真空, アルゴン, 窒素等が考えられるが，窒素の場合
はシリサイドの表面が窒化されるおそれがあるためこれ
を除去し，真空蒸着法またはスパッタ法により基板上全
面に第２の金属膜としてチタン膜12を堆積する。
は真空, アルゴン, 窒素等が考えられるが，窒素の場合
はシリサイドの表面が窒化されるおそれがあるためこれ
を除去し，真空蒸着法またはスパッタ法により基板上全
面に第２の金属膜としてチタン膜12を堆積する。
【００２８】図４(I) において，基板を窒素中約 700℃
で熱処理しポリシリコン膜 4, ソース領域 6, ドレイン
領域 7上にのみ選択的にチタンシリサイド(C49) 膜13を
形成し，未反応のチタン膜12を酸処理により除去する。
で熱処理しポリシリコン膜 4, ソース領域 6, ドレイン
領域 7上にのみ選択的にチタンシリサイド(C49) 膜13を
形成し，未反応のチタン膜12を酸処理により除去する。
【００２９】図４(J) において，島状凝縮の生じない温
度である約 800℃で基板を熱処理して，第１のチタンシ
リサイド(C54) 11を種結晶としてチタンシリサイド(C4
9) 膜13をC49 相から低抵抗のC54 相に構造相転移さ
せ，シリサイド電極14を作製する。
度である約 800℃で基板を熱処理して，第１のチタンシ
リサイド(C54) 11を種結晶としてチタンシリサイド(C4
9) 膜13をC49 相から低抵抗のC54 相に構造相転移さ
せ，シリサイド電極14を作製する。
【００３０】ここで，第１及び第２の金属膜の厚さは形
成しようとするシリサイド膜の厚さに応じて変更する必
要がある。実施例では, 第１の金属層の厚さは約 100
Å, 第２の金属層の厚さは約 300Åで, 熱処理後の厚さ
は 600〜800 Åである。
成しようとするシリサイド膜の厚さに応じて変更する必
要がある。実施例では, 第１の金属層の厚さは約 100
Å, 第２の金属層の厚さは約 300Åで, 熱処理後の厚さ
は 600〜800 Åである。
【００３１】以下通常の工程に従って，基板上全面にり
ん珪酸ガラス(PSG) 膜を成長し，コンタクトホールを開
けて，アルミニウム(Al)配線を形成する。さらにその上
に保護膜としてPSG 膜を成長し，外部導出端子用のボン
ディングパッド用の窓を開口する等の工程を経てMOS デ
バイスを完成させる。
ん珪酸ガラス(PSG) 膜を成長し，コンタクトホールを開
けて，アルミニウム(Al)配線を形成する。さらにその上
に保護膜としてPSG 膜を成長し，外部導出端子用のボン
ディングパッド用の窓を開口する等の工程を経てMOS デ
バイスを完成させる。
【００３２】実施例では第１及び第２の金属膜にチタン
を用いたが, コバルトを用いる場合は, 第１の金属層の
厚さは約50Å, 第２の金属層の厚さは約 200Åで, 熱処
理後の厚さはチタンと同程度の 600〜800 Åとなる。
を用いたが, コバルトを用いる場合は, 第１の金属層の
厚さは約50Å, 第２の金属層の厚さは約 200Åで, 熱処
理後の厚さはチタンと同程度の 600〜800 Åとなる。
【００３３】次に, 実施例の効果を示す数値例を従来例
と対比して表１に示す。
と対比して表１に示す。
【００３４】
【表１】 層抵抗（Ω／□） 従来例（低集積回路線幅１μｍ以上） 2〜3 従来例（高集積回路線幅１μｍ以上） 12〜15 実施例（高集積回路線幅１μｍ以上） 6〜8
【００３５】
【発明の効果】本発明によれば, 集積回路が微細化さ
れ，電極の断面積が低減され，あるいは拡散層が薄くな
り且つ高濃度化されても，シリサイド電極の抵抗率の増
加を抑制することができる。
れ，電極の断面積が低減され，あるいは拡散層が薄くな
り且つ高濃度化されても，シリサイド電極の抵抗率の増
加を抑制することができる。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の説明図(1)
【図３】 本発明の実施例の説明図(2)
【図４】 本発明の実施例の説明図(3）
1 シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート電極膜あるいはゲート電極 5 酸化膜 6 ソース 7 ドレイン 8 層間絶縁膜 9 第１の金属膜 10 シリサイド（高抵抗相） 11 第１のシリサイド（低抵抗相） 12 第２の金属膜 13 シリサイド（高抵抗相） 14 第２のシリサイド（低抵抗相）
Claims (3)
- 【請求項１】 シリコンからなる基板上に金属膜を堆積
し，該基板を加熱して金属シリサイドを形成する工程
を，同一金属を用い加熱温度を変えて複数回行うことを
特徴とする半導体装置の製造方法。 - 【請求項２】 シリコンからなる基板上に第１の金属膜
を堆積し, 該基板に第１の加熱を施し島状凝集の生じた
第１のシリサイドを形成する工程と，該基板上に該第１
の金属膜と同じ金属からなる第２の金属膜を堆積し，該
第１の加熱温度より低い温度で該基板に第２の加熱を施
して膜状の第２のシリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記金属がチタンまたはコバルトである
ことを特徴とする請求項１または２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21355594A JPH0878356A (ja) | 1994-09-07 | 1994-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21355594A JPH0878356A (ja) | 1994-09-07 | 1994-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878356A true JPH0878356A (ja) | 1996-03-22 |
Family
ID=16641152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21355594A Withdrawn JPH0878356A (ja) | 1994-09-07 | 1994-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130811A (ja) * | 2006-11-21 | 2008-06-05 | Mitsubishi Electric Corp | 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法 |
| JP2012186425A (ja) * | 2011-03-08 | 2012-09-27 | Seiko Instruments Inc | 半導体装置および半導体装置の製造方法 |
-
1994
- 1994-09-07 JP JP21355594A patent/JPH0878356A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130811A (ja) * | 2006-11-21 | 2008-06-05 | Mitsubishi Electric Corp | 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法 |
| JP2012186425A (ja) * | 2011-03-08 | 2012-09-27 | Seiko Instruments Inc | 半導体装置および半導体装置の製造方法 |
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