JPH0377661B2 - - Google Patents

Info

Publication number
JPH0377661B2
JPH0377661B2 JP17691384A JP17691384A JPH0377661B2 JP H0377661 B2 JPH0377661 B2 JP H0377661B2 JP 17691384 A JP17691384 A JP 17691384A JP 17691384 A JP17691384 A JP 17691384A JP H0377661 B2 JPH0377661 B2 JP H0377661B2
Authority
JP
Japan
Prior art keywords
point metal
melting point
high melting
silicide
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP17691384A
Other languages
English (en)
Other versions
JPS6154650A (ja
Inventor
Masahiro Shimizu
Tatsuro Okamoto
Katsuhiro Tsukamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP17691384A priority Critical patent/JPS6154650A/ja
Publication of JPS6154650A publication Critical patent/JPS6154650A/ja
Publication of JPH0377661B2 publication Critical patent/JPH0377661B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3211Nitridation of silicon-containing layers

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、半導体装置の製造方法、特に、電
極あるいは配線層の形成方法に関するものであ
る。
〔従来技術〕
半導体装置においては、現在、その高速高密度
性を一層向上させるために、従来のポリシリコン
の代りに、低抵抗の高融点金属のシリサイド膜を
ゲート電極等の電極または配線層として使用しよ
うとする開発が進められている。中でも、チタン
およびタンタルのシリサイド膜は低シート抵抗で
1000℃以上の高温に耐え、かつ付着強度が強くド
ライエツチング特性が良い等電極配線層として要
求される特性をほぼ満足している。
ところが、通常のVLSIプロセスでは、各種熱
処理工程の前などに、ウエハのクリーニングや不
要の酸化膜の除去のためにフツ酸等の薬品による
処理が行なわれるが、上述したチタンおよびタン
タルのシリサイド膜は、フツ酸等の薬品に溶けや
すく、例えばチタンシリサイド膜の場合で50:1
フツ酸溶液に対し1200〜1300Å/分程度もの大き
なエツチング速度を示し、当該処理の後では膜抵
抗、コンタクト抵抗等が増大して素子特性が劣化
してしまう。このため、このような高融点金属の
シリサイドによつて電極配線層を形成する技術は
通常のVLSIプロセスには適用することができな
かつた。
〔発明の概要〕
本発明はこのような事情に鑑みてなされたもの
で、その目的は、高融点金属のシリサイドを用い
て低抵抗で、しかもフツ酸等の薬品に溶けにくい
電極配線層を形成することにある。
このような目的を達成するために、本発明は、
高融点金属とシリコンとの直接反応により高融点
金属のシリサイドを形成する際に、当該直接反応
を窒化雰囲気中での熱処理で行なうことにより、
シリサイド膜と同時にその表面に当該高融点金属
の窒化膜を形成するようにしたものである。
〔発明の実施例〕
次に、高融点金属のシリサイドとしてチタンシ
リサイドを用いた場合について、本発明の一実施
例を図面を用いて説明する。
第1図に示すように、シリコン1の表面上に例
えばスパツタリング法により1200Åのチタン膜2
を形成する。次に、これを、ランプアニール法に
より700℃で60秒間熱処理するが、その際窒化雰
囲気中で行なうことにより、第2図に示したよう
にシリコン1上に2200Å程度のチタンシリサイド
膜3と500Å程度の窒化チタン膜4とが同時に形
成された。
窒化チタン膜4は、耐薬品性に優れ、例えば
10:1フツ酸溶液で5分間エツチングしても安定
で、チタンシリサイド膜3に対する保護特性は非
常に優れていることがわかつた。また、このよう
にして形成した窒化チタン/チタンシリサイド膜
のシート抵抗は0.8Ω/□程度で、チタンシリサ
イド膜のみの場合とほぼ同程度の低抵抗の膜が得
られた。
以上、チタンシリサイド膜を本来の電極配線層
用の導電体膜として用いる場合について説明した
が、タンタルのシリサイドを用いても同様の効果
が得られた。
〔発明の効果〕
以上説明したように、本発明によれば、高融点
金属とシリコンとの直接反応によるシリサイドの
形成を窒化雰囲気中で行なうことで、高融点金属
のシリサイド膜と同時にその表面を覆う窒化膜を
形成するようにしたことにより、耐薬品性が向上
し、通常のVLSIプロセスに適用しても特性が劣
化することなく、低抵抗で優れた電極配線層を実
現することができる効果を有する。
【図面の簡単な説明】
第1図および第2図は本発明の一実施例を示す
工程断面図である。 1……シリコン、2……チタン膜、3……チタ
ンシリサイド膜、4……窒化チタン膜。

Claims (1)

  1. 【特許請求の範囲】 1 高融点金属とシリコンとの直接反応により高
    融点金属のシリサイド膜を形成し電極配線層とす
    る工程を含む半導体装置の製造方法において、上
    記直接反応を窒化雰囲気中での熱処理で行なうこ
    とにより高融点金属のシリサイド膜と同時にその
    シリサイド膜表面に当該高融点金属の窒化膜を形
    成することを特徴とする半導体装置の製造方法。 2 高融点金属をチタンまたはタンタルとしたこ
    とを特徴とする特許請求の範囲第1項記載の半導
    体装置の製造方法。
JP17691384A 1984-08-24 1984-08-24 半導体装置の製造方法 Granted JPS6154650A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17691384A JPS6154650A (ja) 1984-08-24 1984-08-24 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17691384A JPS6154650A (ja) 1984-08-24 1984-08-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS6154650A JPS6154650A (ja) 1986-03-18
JPH0377661B2 true JPH0377661B2 (ja) 1991-12-11

Family

ID=16021947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17691384A Granted JPS6154650A (ja) 1984-08-24 1984-08-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS6154650A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257749A (ja) * 1985-05-01 1987-11-10 テキサス インスツルメンツ インコ−ポレイテツド 集積回路とその製法
JPS649642A (en) * 1987-07-02 1989-01-12 Fujitsu Ltd Manufacture of semiconductor device

Also Published As

Publication number Publication date
JPS6154650A (ja) 1986-03-18

Similar Documents

Publication Publication Date Title
US6096640A (en) Method of making a gate electrode stack with a diffusion barrier
JPH02230739A (ja) 耐火金属の付着方法
JPH034527A (ja) 半導体素子の製造方法
TW434887B (en) Method of manufacturing ferroelectric memory device
US4708904A (en) Semiconductor device and a method of manufacturing the same
JPH0377661B2 (ja)
JP2930102B2 (ja) 半導体装置用配線構造及びその製造方法
JPH0232537A (ja) 半導体装置の製造方法
JP2739593B2 (ja) 半導体装置の製造法
JPS6151941A (ja) 電極・配線膜の製造方法
JPS6350042A (ja) 多層配線・電極膜構造
JP3067433B2 (ja) 半導体装置の製造方法
JP2857170B2 (ja) 半導体装置の製造方法
JP3178867B2 (ja) 半導体素子の製造方法
JPS6154649A (ja) 半導体装置の製造方法
JPS6154648A (ja) 半導体装置の製造方法
JP3189399B2 (ja) 半導体装置の製造方法
JPS59188957A (ja) 半導体装置用キヤパシタの製造方法
KR100318268B1 (ko) 반도체 소자의 게이트 전극 형성방법
JPS58155767A (ja) Mos型半導体装置の製造方法
JPS59189624A (ja) シリコン半導体装置の電極形成方法
JPS62128167A (ja) キャパシタの製造方法
JPH03278576A (ja) Mos型トランジスタの製造方法
JPH04271124A (ja) 半導体装置及びその製造方法
JPH0254524A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term