JPH04271124A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04271124A JPH04271124A JP856391A JP856391A JPH04271124A JP H04271124 A JPH04271124 A JP H04271124A JP 856391 A JP856391 A JP 856391A JP 856391 A JP856391 A JP 856391A JP H04271124 A JPH04271124 A JP H04271124A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、タングステン配線を
有する半導体装置に関するものである。
有する半導体装置に関するものである。
【0002】
【従来の技術】半導体装置では、通常、半導体基板上に
素子を形成した後に、素子間や、外部回路と電気的に接
続するために各種配線が用いられている。
素子を形成した後に、素子間や、外部回路と電気的に接
続するために各種配線が用いられている。
【0003】従来、これらの技術としては、多結晶シリ
コン膜、高融点金属膜、高融点金属シリサイド膜、アル
ミやアルミ合金膜などが用いられてきた。
コン膜、高融点金属膜、高融点金属シリサイド膜、アル
ミやアルミ合金膜などが用いられてきた。
【0004】このうち、最近の高速・高集積デバイスで
は、配線抵抗を小さくする必要があり、比抵抗の小さい
、タングステン膜による配線が必須となっている。
は、配線抵抗を小さくする必要があり、比抵抗の小さい
、タングステン膜による配線が必須となっている。
【0005】このような、従来の配線構造を有する半導
体装置の例として、図7においてMOS(Metal−
Oxide−Semiconductor)型半導体装
置を例にして説明する。図において、P型の半導体基板
1にはドレイン1a、ソース1bを備え、フィールド酸
化膜2が形成されている。3はキャパシタ電極である第
1ゲートで、その上部に薄いシリコン酸化膜4が形成さ
れている。5はワードラインをなす第2ゲートである。 ゲート5、ビット線7、アルミ配線9の間には層間絶縁
膜6a,6bが設けられている。8はコンタクト孔であ
る。
体装置の例として、図7においてMOS(Metal−
Oxide−Semiconductor)型半導体装
置を例にして説明する。図において、P型の半導体基板
1にはドレイン1a、ソース1bを備え、フィールド酸
化膜2が形成されている。3はキャパシタ電極である第
1ゲートで、その上部に薄いシリコン酸化膜4が形成さ
れている。5はワードラインをなす第2ゲートである。 ゲート5、ビット線7、アルミ配線9の間には層間絶縁
膜6a,6bが設けられている。8はコンタクト孔であ
る。
【0006】前記構造を有する半導体装置において、(
A)ドレイン1aやソース1bに注入されたP(リン)
、As(ヒ素)、B(ボロン)等のイオンの活性化のた
めの熱処理、(B)ビット線7等の金属配線とシリコン
基板1をコンタクト孔8で拡散、合金化するための熱処
理(コンタクトアロイ)、(C)フィールド酸化膜2や
薄いシリコン酸化膜4の形成、(D)第2ゲート5やビ
ット線7のシリサイド化、(E)配線9がAl線である
場合、Alのヒロック・スパイク発生を抑制するための
熱処理(アルミシンタ)、(F)層間絶縁膜6a,6b
形成後、段差被覆性の改善やビット線7、第2ゲート5
、配線9等との接触性を高めるために行う熱処理(層間
絶縁膜のリフロー)等の処理が実行される。
A)ドレイン1aやソース1bに注入されたP(リン)
、As(ヒ素)、B(ボロン)等のイオンの活性化のた
めの熱処理、(B)ビット線7等の金属配線とシリコン
基板1をコンタクト孔8で拡散、合金化するための熱処
理(コンタクトアロイ)、(C)フィールド酸化膜2や
薄いシリコン酸化膜4の形成、(D)第2ゲート5やビ
ット線7のシリサイド化、(E)配線9がAl線である
場合、Alのヒロック・スパイク発生を抑制するための
熱処理(アルミシンタ)、(F)層間絶縁膜6a,6b
形成後、段差被覆性の改善やビット線7、第2ゲート5
、配線9等との接触性を高めるために行う熱処理(層間
絶縁膜のリフロー)等の処理が実行される。
【0007】例えば、第2ゲート5とビット線7の間、
ビット線7と配線9の間にそれぞれ設けられている層間
絶縁膜6a,6bにはシリコン酸化膜や、リン(P)を
添加したPSG(Phospho Silicate
Glass)膜やさらにPSGにボロン(B)を添
加したBPSG(Boron PhosphoSil
icate Glass)膜等が用いられる。これら
の膜は通常、化学気相成長法(以下CVD(Chemi
cal−Vapor−Deposition)法と称す
)により堆積されるが、図12の左図に示すように堆積
しただけの状態では均一性が悪く、その上面にビット線
7や配線9を形成することができない。そこで900℃
から1100℃程度の温度で熱処理することにより層間
絶縁膜をリフローさせ、同図の右図に示すように均一性
を向上させる。
ビット線7と配線9の間にそれぞれ設けられている層間
絶縁膜6a,6bにはシリコン酸化膜や、リン(P)を
添加したPSG(Phospho Silicate
Glass)膜やさらにPSGにボロン(B)を添
加したBPSG(Boron PhosphoSil
icate Glass)膜等が用いられる。これら
の膜は通常、化学気相成長法(以下CVD(Chemi
cal−Vapor−Deposition)法と称す
)により堆積されるが、図12の左図に示すように堆積
しただけの状態では均一性が悪く、その上面にビット線
7や配線9を形成することができない。そこで900℃
から1100℃程度の温度で熱処理することにより層間
絶縁膜をリフローさせ、同図の右図に示すように均一性
を向上させる。
【0008】一方、デバイスの特性変化、ダメージとい
う点からプロセスの低温化は重要であり、現在、層間絶
縁膜6a,6bには他の膜より比較的低温でリフローす
ることのできるBPSG膜が多く利用されている。BP
SG膜はPSG膜より100度低温で、シリコン酸化膜
より100〜200度低温でリフローすることができる
。
う点からプロセスの低温化は重要であり、現在、層間絶
縁膜6a,6bには他の膜より比較的低温でリフローす
ることのできるBPSG膜が多く利用されている。BP
SG膜はPSG膜より100度低温で、シリコン酸化膜
より100〜200度低温でリフローすることができる
。
【0009】次ぎに図7に示す構造を有する従来の半導
体装置の製造フローを概説する。
体装置の製造フローを概説する。
【0010】なお、ここではタングステン膜をビット線
に用いた場合を例として説明する。図8から図11にそ
の製造フローを示す。
に用いた場合を例として説明する。図8から図11にそ
の製造フローを示す。
【0011】シリコン半導体基板1の表面に、不純物拡
散層1a、1b、フィールド酸化膜2、第1ゲート3、
シリコン酸化膜4、第2ゲート5、層間絶縁膜6aを形
成した上に、低配線抵抗化を目的としたタングステン膜
からなるビット線7を形成する。
散層1a、1b、フィールド酸化膜2、第1ゲート3、
シリコン酸化膜4、第2ゲート5、層間絶縁膜6aを形
成した上に、低配線抵抗化を目的としたタングステン膜
からなるビット線7を形成する。
【0012】このタングステン膜の形成方法として、3
00〜500度の雰囲気下において、を用いる。以下に
、CVD法による代表的なタングステン膜の形成過程を
化学式にて示す。
00〜500度の雰囲気下において、を用いる。以下に
、CVD法による代表的なタングステン膜の形成過程を
化学式にて示す。
【0013】
【化1】
【0014】
【化2】
【0015】CVD法によるタングステン膜形成方法の
特徴は、スパッタ法に比べて段差被覆性が極めて良いこ
とである。このため、径が小さくアスペクト比の大きな
コンタクト孔8はタングステン膜から成るビット線7に
より完全に埋め込まれる(図8)。
特徴は、スパッタ法に比べて段差被覆性が極めて良いこ
とである。このため、径が小さくアスペクト比の大きな
コンタクト孔8はタングステン膜から成るビット線7に
より完全に埋め込まれる(図8)。
【0016】CVD法によって形成されたタングステン
膜をパターニングして得られるビット線7上の全面に、
層間絶縁膜6bを堆積する。既述のように、層間絶縁膜
6a、6bとしてはシリコン酸化膜や、PSG膜や、B
PSG膜等が用いられ、堆積しただけの状態では均一性
が悪く、その上面に配線等を形成することができない(
図9)。
膜をパターニングして得られるビット線7上の全面に、
層間絶縁膜6bを堆積する。既述のように、層間絶縁膜
6a、6bとしてはシリコン酸化膜や、PSG膜や、B
PSG膜等が用いられ、堆積しただけの状態では均一性
が悪く、その上面に配線等を形成することができない(
図9)。
【0017】そこで既述のように均一性改善のため、層
間絶縁膜6bの形成されたシリコン半導体基板上1の全
面を900度から1100度程度の温度で熱処理するこ
とにより、層間絶縁膜6bをリフローさせる。しかし、
タングステン膜は、300度程度から酸化を開始し50
0度程度で急激に反応してタングステン酸化物(WO3
)となって昇華する為、ビット線7の表面は荒れ、そ
の粗さの影響を受けて層間絶縁膜6bはリフローされに
くく、従って平坦性が悪い(図10)。
間絶縁膜6bの形成されたシリコン半導体基板上1の全
面を900度から1100度程度の温度で熱処理するこ
とにより、層間絶縁膜6bをリフローさせる。しかし、
タングステン膜は、300度程度から酸化を開始し50
0度程度で急激に反応してタングステン酸化物(WO3
)となって昇華する為、ビット線7の表面は荒れ、そ
の粗さの影響を受けて層間絶縁膜6bはリフローされに
くく、従って平坦性が悪い(図10)。
【0018】この後、層間絶縁膜6b上に、スパッタ法
を用いてアルミ膜を堆積させて配線9を形成するが、層
間絶縁膜6bの表面の凹凸の為に配線を形成することが
、非常に困難である(図11)。
を用いてアルミ膜を堆積させて配線9を形成するが、層
間絶縁膜6bの表面の凹凸の為に配線を形成することが
、非常に困難である(図11)。
【0019】
【発明が解決しようとする課題】このように従来の半導
体装置ではビット線7にタングステン膜を用いているの
で、ビット線7上の層間絶縁膜6b(BPSG)のリフ
ローの熱処理において、タングステン膜が酸化されてタ
ングステン酸化物となり昇華するためにその表面平坦性
が悪化する(図13)。
体装置ではビット線7にタングステン膜を用いているの
で、ビット線7上の層間絶縁膜6b(BPSG)のリフ
ローの熱処理において、タングステン膜が酸化されてタ
ングステン酸化物となり昇華するためにその表面平坦性
が悪化する(図13)。
【0020】従って、以上のようなプロセスではビット
線にタングステン膜を用いた場合には上層の層間絶縁膜
上に配線を形成することが困難であり、デバイス特性を
劣下させ、品質低下、低歩留りの原因となるという問題
点があった。
線にタングステン膜を用いた場合には上層の層間絶縁膜
上に配線を形成することが困難であり、デバイス特性を
劣下させ、品質低下、低歩留りの原因となるという問題
点があった。
【0021】この発明は上記のような問題点を解決する
ためになされたもので、配線にタングステン膜を用いた
場合でも高品質で高歩留りの半導体装置を得ることを目
的とする。
ためになされたもので、配線にタングステン膜を用いた
場合でも高品質で高歩留りの半導体装置を得ることを目
的とする。
【0022】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体素子の形成された半導体基板上に、タング
ステン配線を有する構造において、タングステン配線の
表面層をタングステン窒化膜とする。なおここで「表面
層」とは側面層も含む概念である。
置は、半導体素子の形成された半導体基板上に、タング
ステン配線を有する構造において、タングステン配線の
表面層をタングステン窒化膜とする。なおここで「表面
層」とは側面層も含む概念である。
【0023】またこの発明に係る半導体装置の製造方法
はタングステン配線パターニング後、窒素を含む雰囲気
中において140度以上の熱処理を行って形成する。
はタングステン配線パターニング後、窒素を含む雰囲気
中において140度以上の熱処理を行って形成する。
【0024】
【作用】この発明における半導体装置におけるタングス
テン配線の表面層に形成されるタングステン窒化膜は、
層間絶縁膜のリフローのための熱処理によって、前記タ
ングステン配線が酸化されタングステン酸化物となるの
を防止する保護膜となる。
テン配線の表面層に形成されるタングステン窒化膜は、
層間絶縁膜のリフローのための熱処理によって、前記タ
ングステン配線が酸化されタングステン酸化物となるの
を防止する保護膜となる。
【0025】またこの発明に係る半導体装置の製造方法
における、窒素を含む雰囲気中において140度以上の
熱処理は、前記タングステン窒化膜を形成する。
における、窒素を含む雰囲気中において140度以上の
熱処理は、前記タングステン窒化膜を形成する。
【0026】
【実施例】以下、この発明の1実施例を説明する。
【0027】図1において、1はシリコン半導体基板(
P型)、1aはP型の半導体基板1に形成された不純物
拡散層(ドレイン)、1bはP型の半導体基板1に形成
された不純物拡散層(ソース)、2はフィールド酸化膜
、3はキャパシタ電極である第1ゲート、4は薄いシリ
コン酸化膜、5はワードラインをなす第2ゲート、6a
,6bは層間絶縁膜、7はタングステン膜からなるビッ
ト線、8はコンタクト孔、9はアルミ配線、10はタン
グステン表面層に形成されたタングステン窒化膜である
。
P型)、1aはP型の半導体基板1に形成された不純物
拡散層(ドレイン)、1bはP型の半導体基板1に形成
された不純物拡散層(ソース)、2はフィールド酸化膜
、3はキャパシタ電極である第1ゲート、4は薄いシリ
コン酸化膜、5はワードラインをなす第2ゲート、6a
,6bは層間絶縁膜、7はタングステン膜からなるビッ
ト線、8はコンタクト孔、9はアルミ配線、10はタン
グステン表面層に形成されたタングステン窒化膜である
。
【0028】図1に示す本発明の1実施例の半導体装置
において、ビット線7の表面層にタングステン窒化膜1
0を形成する方法について、図2から図6をもって説明
する。 従来の場合と同様にして、シリコン半導体基
板1の表面に不純物拡散層1a、1b、フィールド酸化
膜2、第1ゲート3、シリコン酸化膜4、第2ゲート5
、層間絶縁膜6a、ビット線7を形成する(図2)。
において、ビット線7の表面層にタングステン窒化膜1
0を形成する方法について、図2から図6をもって説明
する。 従来の場合と同様にして、シリコン半導体基
板1の表面に不純物拡散層1a、1b、フィールド酸化
膜2、第1ゲート3、シリコン酸化膜4、第2ゲート5
、層間絶縁膜6a、ビット線7を形成する(図2)。
【0029】次にビット線7の形成されたシリコン半導
体基板上1の全面を、例えば窒素、アンモニアなどの窒
素を含む雰囲気中において、140度程度以上の熱処理
、例えばランプアニールなど、を行う。この熱処理によ
り、ビット線7の表面層は側面層も含めて窒化され、タ
ングステン窒化膜10となる。99はAA側断図である
(図3)。
体基板上1の全面を、例えば窒素、アンモニアなどの窒
素を含む雰囲気中において、140度程度以上の熱処理
、例えばランプアニールなど、を行う。この熱処理によ
り、ビット線7の表面層は側面層も含めて窒化され、タ
ングステン窒化膜10となる。99はAA側断図である
(図3)。
【0030】更にタングステン窒化膜10上の全面に、
従来の場合と同様にして層間絶縁膜6bを堆積する(図
4)。
従来の場合と同様にして層間絶縁膜6bを堆積する(図
4)。
【0031】既述のように堆積しただけの状態では平坦
性が悪くその上面に配線9を形成することができないの
で、層間絶縁膜6bの形成されたシリコン半導体基板上
1の全面を、900度から1100度程度の温度で熱処
理して層間絶縁膜6bをリフローさせ、平坦性を向上さ
せる(図5)。このリフローの為の熱処理において、タ
ングステン窒化膜10はタングステン膜からなるビット
線7の酸化を防ぎ、その平坦性を保つことができ、信頼
性レベルも向上させることができる。次に平坦性の向上
した層間絶縁膜6b上に、アルミ膜をスパッタ法で堆積
し、配線9を形成する(図6)。
性が悪くその上面に配線9を形成することができないの
で、層間絶縁膜6bの形成されたシリコン半導体基板上
1の全面を、900度から1100度程度の温度で熱処
理して層間絶縁膜6bをリフローさせ、平坦性を向上さ
せる(図5)。このリフローの為の熱処理において、タ
ングステン窒化膜10はタングステン膜からなるビット
線7の酸化を防ぎ、その平坦性を保つことができ、信頼
性レベルも向上させることができる。次に平坦性の向上
した層間絶縁膜6b上に、アルミ膜をスパッタ法で堆積
し、配線9を形成する(図6)。
【0032】なお、上記の実施例は、タングステン膜か
らなるビット線7とその上層の層間絶縁膜6bの熱処理
との反応による酸化を防ぐために、タングステン膜7の
表面層を窒素を含む雰囲気中において熱処理を加えて窒
化させ、タングステン窒化膜とする場合を述べたが、同
じように両者の相互反応を防ぐ働きをする他のタングス
テン化合物膜例えばタングステンシリサイドであっても
同様の効果を奏する。
らなるビット線7とその上層の層間絶縁膜6bの熱処理
との反応による酸化を防ぐために、タングステン膜7の
表面層を窒素を含む雰囲気中において熱処理を加えて窒
化させ、タングステン窒化膜とする場合を述べたが、同
じように両者の相互反応を防ぐ働きをする他のタングス
テン化合物膜例えばタングステンシリサイドであっても
同様の効果を奏する。
【0033】これらの膜は、反応ガス雰囲気中で熱処理
を行うことにより堆積できる。
を行うことにより堆積できる。
【0034】また、ビット線の配線抵抗を低くするため
に、CVD法によるタングステン膜を形成する場合を述
べたが、タングステン以外に、タングステンシリサイド
などの他のメタルCVD法でも同様の効果を奏する。
に、CVD法によるタングステン膜を形成する場合を述
べたが、タングステン以外に、タングステンシリサイド
などの他のメタルCVD法でも同様の効果を奏する。
【0035】さらに、上記実施例ではMOS型半導体装
置の場合を述べたが、他のタングステン配線を有する半
導体装置に適用しても同様の効果を奏する。
置の場合を述べたが、他のタングステン配線を有する半
導体装置に適用しても同様の効果を奏する。
【0036】
【発明の効果】以上のように、この発明の半導体装置は
、タングステン配線がその表面層にタングステン窒化膜
を備えているので、上層に堆積する層間絶縁膜のリフロ
ーのための熱処理によるタングステン膜の酸化を防ぎ、
高品質、高歩留りの半導体装置を得ることができる。
、タングステン配線がその表面層にタングステン窒化膜
を備えているので、上層に堆積する層間絶縁膜のリフロ
ーのための熱処理によるタングステン膜の酸化を防ぎ、
高品質、高歩留りの半導体装置を得ることができる。
【0037】またこの発明の半導体装置の製造方法は、
タングステン配線を、窒素を含む雰囲気中において14
0度程度以上で熱処理を行うことにより、タングステン
膜の表面層を窒化させてタングステン窒化膜を形成する
ので前記半導体装置を得ることができる。
タングステン配線を、窒素を含む雰囲気中において14
0度程度以上で熱処理を行うことにより、タングステン
膜の表面層を窒化させてタングステン窒化膜を形成する
ので前記半導体装置を得ることができる。
【図1】この発明の一実施例による半導体装置を示す断
面図である。
面図である。
【図2】この発明の一実施例における半導体装置の形成
フローを示す図である。
フローを示す図である。
【図3】この発明の一実施例における半導体装置の形成
フローを示す図である。
フローを示す図である。
【図4】この発明の一実施例における半導体装置の形成
フローを示す図である。
フローを示す図である。
【図5】この発明の一実施例における半導体装置の形成
フローを示す図である。
フローを示す図である。
【図6】この発明の一実施例における半導体装置の形成
フローを示す図である。
フローを示す図である。
【図7】従来の半導体装置を示す断面図である。
【図8】従来の半導体装置の形成フローを示す図である
。
。
【図9】従来の半導体装置の形成フローを示す図である
。
。
【図10】従来の半導体装置の形成フローを示す図であ
る。
る。
【図11】従来の半導体装置の形成フローを示す図であ
る。
る。
【図12】図7の層間絶縁膜6a付近を拡大して示した
断面図である。
断面図である。
【図13】図10における熱処理時のタングステン酸化
物(WO3 )発生を示した断面図である。
物(WO3 )発生を示した断面図である。
1 シリコン半導体基板
6a 層間絶縁膜
6b 層間絶縁膜
7 ビット線(タングステン膜)
10 タングステン窒化膜
Claims (2)
- 【請求項1】 半導体基板上にタングステン配線を有
する構造において、タングステン配線の表面層にタング
ステン化合物膜層を備えたことを特徴とする半導体装置
。 - 【請求項2】 請求項1のタングステン化合物膜層を
、請求項1のタングステン配線を窒素を含む雰囲気中に
おいて摂氏140度以上の熱処理を行って形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP856391A JPH04271124A (ja) | 1991-01-28 | 1991-01-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP856391A JPH04271124A (ja) | 1991-01-28 | 1991-01-28 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04271124A true JPH04271124A (ja) | 1992-09-28 |
Family
ID=11696548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP856391A Pending JPH04271124A (ja) | 1991-01-28 | 1991-01-28 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04271124A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
1991
- 1991-01-28 JP JP856391A patent/JPH04271124A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP4585205B2 (ja) * | 1996-12-03 | 2010-11-24 | 株式会社東芝 | 半導体装置の製造方法 |
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