JP2761334B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製法に関す
る。さらに詳しくは、集積回路装置（以下、ＩＣとい
う）の回路素子として他の回路素子に接続されるキャパ
シタを有する半導体装置の製法に関する。
る。さらに詳しくは、集積回路装置（以下、ＩＣとい
う）の回路素子として他の回路素子に接続されるキャパ
シタを有する半導体装置の製法に関する。
【０００２】
【従来の技術】ＩＣの回路素子としてトランジスタなど
と接続されるキャパシタは、図５に示されるように、接
続されるトランジスタなどが設けられた半導体基板であ
るケイ素基板51上に誘電体となる酸化膜52を設け、その
上に重ねて不純物をドープした上部電極となるポリシリ
コン層53を設け、ポリシリコン層53上部に上部電極端子
となる金属層54を設けた構造を有している。
と接続されるキャパシタは、図５に示されるように、接
続されるトランジスタなどが設けられた半導体基板であ
るケイ素基板51上に誘電体となる酸化膜52を設け、その
上に重ねて不純物をドープした上部電極となるポリシリ
コン層53を設け、ポリシリコン層53上部に上部電極端子
となる金属層54を設けた構造を有している。
【０００３】この構造のキャパシタは、一方の電極部が
金属層54とポリシリコン層53とからなり、他方の電極
は、たとえばトランジスタのコレクタが形成されたケイ
素基板51であり、キャパシタが直接半導体回路と接続さ
れている。このキャパシタの両電極間に介在される誘電
体は他の工程との関連で通常酸化膜52が用いられる。こ
の酸化膜52の誘電率は小さいので、静電容量を大きくす
るためには、電極の面積を広くするか、または前記酸化
膜52の膜厚を薄くする必要がある。しかし電極の面積を
広くすればキャパシタ素子が大きくなりＩＣの集積度が
上がらない。また酸化膜52の膜厚を薄くすると、キャパ
シタの耐圧性能が低下して放電しやすくなるとともに、
ＩＣの製造段階でこの酸化膜にピンホールが発生しやす
くなるなどしてＩＣの信頼性が低下し、30Å程度が限度
となる。
金属層54とポリシリコン層53とからなり、他方の電極
は、たとえばトランジスタのコレクタが形成されたケイ
素基板51であり、キャパシタが直接半導体回路と接続さ
れている。このキャパシタの両電極間に介在される誘電
体は他の工程との関連で通常酸化膜52が用いられる。こ
の酸化膜52の誘電率は小さいので、静電容量を大きくす
るためには、電極の面積を広くするか、または前記酸化
膜52の膜厚を薄くする必要がある。しかし電極の面積を
広くすればキャパシタ素子が大きくなりＩＣの集積度が
上がらない。また酸化膜52の膜厚を薄くすると、キャパ
シタの耐圧性能が低下して放電しやすくなるとともに、
ＩＣの製造段階でこの酸化膜にピンホールが発生しやす
くなるなどしてＩＣの信頼性が低下し、30Å程度が限度
となる。
【０００４】また、このキャパシタはケイ素基板51を一
方の電極として用いているので浮遊容量がのりやすい。
すなわち、ケイ素基板51上の他の回路素子の影響を受け
易く、正確な容量がえられないという欠点がある。
方の電極として用いているので浮遊容量がのりやすい。
すなわち、ケイ素基板51上の他の回路素子の影響を受け
易く、正確な容量がえられないという欠点がある。
【０００５】
【発明が解決しようとする課題】前述のごとく、従来の
キャパシタは一方の電極としてケイ素基板51を用いるの
で、他の回路素子からの電気的影響を受けやすく、設計
どおりの正確な静電容量がえられない。また電極間の誘
電体として酸化ケイ素膜を用いているので、表面積を大
きくすることなしにはキャパシタの静電容量を大きくで
きないという問題がある。
キャパシタは一方の電極としてケイ素基板51を用いるの
で、他の回路素子からの電気的影響を受けやすく、設計
どおりの正確な静電容量がえられない。また電極間の誘
電体として酸化ケイ素膜を用いているので、表面積を大
きくすることなしにはキャパシタの静電容量を大きくで
きないという問題がある。
【０００６】一方、キャパシタを該キャパシタと接続さ
れる回路素子が形成された半導体基板表面に直接設けな
いで、フィールド絶縁膜など半導体回路素子と関係のな
い場所に下部電極、シリコンチッ化膜などの誘電率が大
きい誘電体膜、上部電極を積層してキャパシタを形成す
ることも考えられるが、下部電極を他の回路素子と接続
するために、下部電極に接続される電極端子を形成する
ばあい、つぎのような問題が生じる。すなわち、コンタ
クト孔を形成したのち、カバレジを改良するためリフロ
ーし（熱処理をしてコンタクト孔の角部を滑らかにす
る）、そののち、下部電極上に生成された酸化膜を除去
するため、フッ酸などでエッチング処理するが、これら
処理液は通常酸化ケイ素膜をエッチングするがチッ化ケ
イ素膜をエッチングしにくい。そのためチッ化ケイ素膜
の突出部ができ、電極配線と下部電極との接続が不充分
になるという問題がある。
れる回路素子が形成された半導体基板表面に直接設けな
いで、フィールド絶縁膜など半導体回路素子と関係のな
い場所に下部電極、シリコンチッ化膜などの誘電率が大
きい誘電体膜、上部電極を積層してキャパシタを形成す
ることも考えられるが、下部電極を他の回路素子と接続
するために、下部電極に接続される電極端子を形成する
ばあい、つぎのような問題が生じる。すなわち、コンタ
クト孔を形成したのち、カバレジを改良するためリフロ
ーし（熱処理をしてコンタクト孔の角部を滑らかにす
る）、そののち、下部電極上に生成された酸化膜を除去
するため、フッ酸などでエッチング処理するが、これら
処理液は通常酸化ケイ素膜をエッチングするがチッ化ケ
イ素膜をエッチングしにくい。そのためチッ化ケイ素膜
の突出部ができ、電極配線と下部電極との接続が不充分
になるという問題がある。
【０００７】本発明は、かかる問題を解消するためにな
されたものであり、浮遊容量がのらず、かつ、容量値を
増大しても集積度の向上が可能で、しかも、電極配線の
接続に支障をきたさないキャパシタを有する半導体装置
の製法を提供することを目的とする。
されたものであり、浮遊容量がのらず、かつ、容量値を
増大しても集積度の向上が可能で、しかも、電極配線の
接続に支障をきたさないキャパシタを有する半導体装置
の製法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の製法は、半導体
基板に集積回路が形成され、該回路内で他の回路素子と
接続される、キャパシタを有する半導体装置の製法であ
って、前記半導体基板表面に設けられた絶縁膜上に下部
電極、チッ化ケイ素膜および上部電極を順次積層してパ
ターニングすることにより前記キャパシタ部を形成する
と共に、前記下部電極の電極端子を（ａ）前記下部電極
の電極端子形成部における前記下部電極上に設けられた
チッ化ケイ素膜と保護膜をエッチングしてコンタクト孔
を設け、（ｂ）該コンタクト孔の側面に露出した前記チ
ッ化ケイ素膜をエッチングして凹所を形成し、（ｃ）熱
処理により前記コンタクト孔の角部を滑らかにしてか
ら、該熱処理により前記下部電極膜上に生成した酸化膜
をエッチング除去し、（ｄ）前記コンタクト孔内に前記
電極端子となる金属膜を設けることにより形成すること
を特徴としている。
基板に集積回路が形成され、該回路内で他の回路素子と
接続される、キャパシタを有する半導体装置の製法であ
って、前記半導体基板表面に設けられた絶縁膜上に下部
電極、チッ化ケイ素膜および上部電極を順次積層してパ
ターニングすることにより前記キャパシタ部を形成する
と共に、前記下部電極の電極端子を（ａ）前記下部電極
の電極端子形成部における前記下部電極上に設けられた
チッ化ケイ素膜と保護膜をエッチングしてコンタクト孔
を設け、（ｂ）該コンタクト孔の側面に露出した前記チ
ッ化ケイ素膜をエッチングして凹所を形成し、（ｃ）熱
処理により前記コンタクト孔の角部を滑らかにしてか
ら、該熱処理により前記下部電極膜上に生成した酸化膜
をエッチング除去し、（ｄ）前記コンタクト孔内に前記
電極端子となる金属膜を設けることにより形成すること
を特徴としている。
【０００９】
【作用】本発明の半導体装置の製法によれば、他の回路
素子に接続されるキャパシタを半導体基板の絶縁膜上に
下部電極、チッ化ケイ素膜および上部電極を積層して形
成しているため、基板上の他の素子から電気的影響を受
けず、設計通りの安定した静電容量を有するキャパシタ
をうることができると共に、キャパシタの誘電体膜とし
て誘電率の大きいチッ化ケイ素を採用することができ、
電極の表面積を大きくすることなく、キャパシタの静電
容量を大きくすることができる。さらに、下部電極の接
続配線のコンタクト孔を設けたのち、チッ化ケイ素膜の
露出部分をエッチングしてから熱処理し、そののち酸化
膜を除去しているため、接続配線用の電極端子は断線の
おそれがなく形成され、確実に素子間接続ができ、信頼
性の高い半導体装置がえられる。
素子に接続されるキャパシタを半導体基板の絶縁膜上に
下部電極、チッ化ケイ素膜および上部電極を積層して形
成しているため、基板上の他の素子から電気的影響を受
けず、設計通りの安定した静電容量を有するキャパシタ
をうることができると共に、キャパシタの誘電体膜とし
て誘電率の大きいチッ化ケイ素を採用することができ、
電極の表面積を大きくすることなく、キャパシタの静電
容量を大きくすることができる。さらに、下部電極の接
続配線のコンタクト孔を設けたのち、チッ化ケイ素膜の
露出部分をエッチングしてから熱処理し、そののち酸化
膜を除去しているため、接続配線用の電極端子は断線の
おそれがなく形成され、確実に素子間接続ができ、信頼
性の高い半導体装置がえられる。
【００１０】
【実施例】つぎに図面を参照しながら本発明のキャパシ
タの製法を説明する。
タの製法を説明する。
【００１１】図１は本発明の製法によって作製されたＩ
Ｃのキャパシタ部分の一例を示す断面図、図２は本発明
の製法の一実施例である製法のうち、図１におけるキャ
パシタ部を形成する工程を示す工程図、図３は本発明の
製法の一実施例である製法のうち、図１における下部電
極の端子部を形成する工程を示す工程図、図４は本発明
の製法によって作製されたＩＣ用キャパシタの他の例を
示す要部断面図である。
Ｃのキャパシタ部分の一例を示す断面図、図２は本発明
の製法の一実施例である製法のうち、図１におけるキャ
パシタ部を形成する工程を示す工程図、図３は本発明の
製法の一実施例である製法のうち、図１における下部電
極の端子部を形成する工程を示す工程図、図４は本発明
の製法によって作製されたＩＣ用キャパシタの他の例を
示す要部断面図である。
【００１２】まず、本発明の製法によって作製されるキ
ャパシタの一例について説明する。
ャパシタの一例について説明する。
【００１３】図１において、１はキャパシタ部であり、
２はキャパシタ部１のポリシリコン層で形成される下部
電極（以下、ポリシリコン層という）３用の端子部であ
る。
２はキャパシタ部１のポリシリコン層で形成される下部
電極（以下、ポリシリコン層という）３用の端子部であ
る。
【００１４】キャパシタ部１および端子部２は、ともに
半導体基板となるケイ素基板４上に、フィールド酸化膜
５を介して形成されている。したがって、キャパシタ部
１および端子部２はともに同一基板上の他の素子から電
気的影響を受けず、計画どおりの容量値が正確にえられ
る。
半導体基板となるケイ素基板４上に、フィールド酸化膜
５を介して形成されている。したがって、キャパシタ部
１および端子部２はともに同一基板上の他の素子から電
気的影響を受けず、計画どおりの容量値が正確にえられ
る。
【００１５】なお、キャパシタ部１における誘電体には
誘電率が大きいチッ化ケイ素膜６を用いているため、大
きい容量値をうることができる。つぎに前記キャパシタ
部の製法を説明する。
誘電率が大きいチッ化ケイ素膜６を用いているため、大
きい容量値をうることができる。つぎに前記キャパシタ
部の製法を説明する。
【００１６】図２（ａ）に示すごとく、半導体基板上に
設けられた、たとえば酸化ケイ素やチッ化ケイ素などか
らなる絶縁膜上にキャパシタの下部電極をポリシリコン
膜やシリサイドなどを用いて設ける。具体例としてはケ
イ素基板４の一表面上に、熱酸化法などにより、二酸化
ケイ素からなるフィールド酸化膜５を形成し、フィール
ド酸化膜５の上面に下部電極たるポリシリコン層３を形
成する。ついでポリシリコン層３にホスフィン（Ｐ
Ｈ3 ）などの雰囲気の下で不純物を拡散させた。しかる
のち、マスキングを施してポリシリコン層３をエッチン
グすることにより、端子部をも考慮したキャパシタの所
望パターンの下部電極を設ける。
設けられた、たとえば酸化ケイ素やチッ化ケイ素などか
らなる絶縁膜上にキャパシタの下部電極をポリシリコン
膜やシリサイドなどを用いて設ける。具体例としてはケ
イ素基板４の一表面上に、熱酸化法などにより、二酸化
ケイ素からなるフィールド酸化膜５を形成し、フィール
ド酸化膜５の上面に下部電極たるポリシリコン層３を形
成する。ついでポリシリコン層３にホスフィン（Ｐ
Ｈ3 ）などの雰囲気の下で不純物を拡散させた。しかる
のち、マスキングを施してポリシリコン層３をエッチン
グすることにより、端子部をも考慮したキャパシタの所
望パターンの下部電極を設ける。
【００１７】つぎに、図２（ｂ）に示すごとく、下部電
極上にチッ化ケイ素からなる誘電体膜を積層する。具体
例としては、ＣＶＤ法によって基板４の表面全面に誘電
体膜を構成するＳｉ3 Ｎ4 膜６を積層した。
極上にチッ化ケイ素からなる誘電体膜を積層する。具体
例としては、ＣＶＤ法によって基板４の表面全面に誘電
体膜を構成するＳｉ3 Ｎ4 膜６を積層した。
【００１８】そして、図２（ｃ）、（ｄ）に示すごと
く、たとえば酸化ケイ素膜、ＳＯＧ膜などからなる保護
膜をたとえばＣＶＤ法、塗布法などにより全面に積層
し、キャパシタを形成する上部電極の大きさに相当する
開口部を、たとえばフッ酸などによるエッチングにより
設け、たとえばＡｌ−Ｓｉ、ポリシリコンなどからなる
上部電極を設ける。この保護膜は開口部を設けるため、
誘電体膜であるチッ化ケイ素膜と選択的にエッチングす
る必要があり、チッ化ケイ素膜とエッチング特性の異な
る材料で積層される。具体例としては前記Ｓｉ3 Ｎ4 膜
６の上面に保護膜たるＳｉＯ2 膜７をＣＶＤ法によって
形成した。しかるのちに、図２（ｄ）に示すように、前
記ＳｉＯ2 膜７の上面に上部電極用のパターニングを施
してエッチングすることにより開口部を設け、開口底部
に露出したＳｉ3 Ｎ4 膜６にスパッタ法により上部電極
用端子を構成するアルミニウムなどからなる金属膜８を
形成した。
く、たとえば酸化ケイ素膜、ＳＯＧ膜などからなる保護
膜をたとえばＣＶＤ法、塗布法などにより全面に積層
し、キャパシタを形成する上部電極の大きさに相当する
開口部を、たとえばフッ酸などによるエッチングにより
設け、たとえばＡｌ−Ｓｉ、ポリシリコンなどからなる
上部電極を設ける。この保護膜は開口部を設けるため、
誘電体膜であるチッ化ケイ素膜と選択的にエッチングす
る必要があり、チッ化ケイ素膜とエッチング特性の異な
る材料で積層される。具体例としては前記Ｓｉ3 Ｎ4 膜
６の上面に保護膜たるＳｉＯ2 膜７をＣＶＤ法によって
形成した。しかるのちに、図２（ｄ）に示すように、前
記ＳｉＯ2 膜７の上面に上部電極用のパターニングを施
してエッチングすることにより開口部を設け、開口底部
に露出したＳｉ3 Ｎ4 膜６にスパッタ法により上部電極
用端子を構成するアルミニウムなどからなる金属膜８を
形成した。
【００１９】以上の工程によってキャパシタ部１が形成
される。つぎに下部電極用の端子部２の形成法を説明す
る。
される。つぎに下部電極用の端子部２の形成法を説明す
る。
【００２０】下部電極用端子部２は前記キャパシタ部１
と別の場所で下部電極と他の回路素子とを接続するため
に、接続配線を設けるためのものである。下部電極用端
子部２はキャパシタ部１と別の場所に形成されるが、前
記キャパシタ部１の形成と同時に積層された下部電極、
チッ化ケイ素膜、保護膜の積層部分で下部電極を露出さ
せて形成される。まず、図３（ｅ）に示すごとく、リア
クティブイオンエッチング法（以下、ＲＩＥ法という）
などにより保護膜７およびチッ化ケイ素膜６をエッチン
グしてコンタクト孔２ａを形成し、下部電極３を露出さ
せる。具体例としては、ＲＩＥ法により所定パターンに
ＳｉＯ2 膜７およびＳｉ3 Ｎ4 膜６をエッチング除去し
て、端子部２用のコンタクト孔２ａを形成した。
と別の場所で下部電極と他の回路素子とを接続するため
に、接続配線を設けるためのものである。下部電極用端
子部２はキャパシタ部１と別の場所に形成されるが、前
記キャパシタ部１の形成と同時に積層された下部電極、
チッ化ケイ素膜、保護膜の積層部分で下部電極を露出さ
せて形成される。まず、図３（ｅ）に示すごとく、リア
クティブイオンエッチング法（以下、ＲＩＥ法という）
などにより保護膜７およびチッ化ケイ素膜６をエッチン
グしてコンタクト孔２ａを形成し、下部電極３を露出さ
せる。具体例としては、ＲＩＥ法により所定パターンに
ＳｉＯ2 膜７およびＳｉ3 Ｎ4 膜６をエッチング除去し
て、端子部２用のコンタクト孔２ａを形成した。
【００２１】つぎに、チッ化ケイ素膜６をエッチングす
る熱リン酸などのエッチング液でチッ化ケイ素膜６をエ
ッチングし、図３（ｆ）に示されるように凹所２ｂを形
成する。具体例としては100 〜150 ℃程度の熱リン酸中
に基板４を40〜80分間浸漬して処理した。このとき、ポ
リシリコン層３およびＳｉＯ2 膜７は熱リン酸によって
は溶解されにくい。したがって、前記コンタクト孔２ａ
の内側面に露出したＳｉ3 Ｎ4 膜６のみがわずかに溶解
し、図３（ｆ）に示すごとく凹所２ｂが形成された。
る熱リン酸などのエッチング液でチッ化ケイ素膜６をエ
ッチングし、図３（ｆ）に示されるように凹所２ｂを形
成する。具体例としては100 〜150 ℃程度の熱リン酸中
に基板４を40〜80分間浸漬して処理した。このとき、ポ
リシリコン層３およびＳｉＯ2 膜７は熱リン酸によって
は溶解されにくい。したがって、前記コンタクト孔２ａ
の内側面に露出したＳｉ3 Ｎ4 膜６のみがわずかに溶解
し、図３（ｆ）に示すごとく凹所２ｂが形成された。
【００２２】つぎに、電極膜の断線を防止するため、コ
ンタクト孔２ａのエッジ部２ｃを滑らかにすべく熱処理
をしてリフローする（図３（ｇ）参照）。引き続き熱処
理により下部電極３に生成された酸化膜を除去するた
め、たとえばフッ酸などで酸化膜をエッチングする（図
３（ｈ）参照）。この際、エッチング液ではチッ化ケイ
素膜６はエッチングされにくく、前工程でチッ化ケイ素
膜６のみをエッチングして凹所２ｂを形成しているた
め、突出部は生じない。具体例としては、基板４を900
〜950 ℃で約30分間保持してリフローを行った。そうす
ることにより、図３（ｇ）に示すようにＳｉＯ2 のコン
タクト孔２ａの角部分２ｃが溶けて滑らかになった。引
き続きフッ酸で0.5 〜２分間の処理を行った。その結果
コンタクト孔２ａの底部にポリシリコン層３を露出させ
るときにも、なめらかなコンタクト孔２ａの周縁および
底部が維持され、図３（ｉ）に示される電極端子９用金
属膜（アルミニウムなどからなる）を形成したときに断
線などの不具合が防止された。
ンタクト孔２ａのエッジ部２ｃを滑らかにすべく熱処理
をしてリフローする（図３（ｇ）参照）。引き続き熱処
理により下部電極３に生成された酸化膜を除去するた
め、たとえばフッ酸などで酸化膜をエッチングする（図
３（ｈ）参照）。この際、エッチング液ではチッ化ケイ
素膜６はエッチングされにくく、前工程でチッ化ケイ素
膜６のみをエッチングして凹所２ｂを形成しているた
め、突出部は生じない。具体例としては、基板４を900
〜950 ℃で約30分間保持してリフローを行った。そうす
ることにより、図３（ｇ）に示すようにＳｉＯ2 のコン
タクト孔２ａの角部分２ｃが溶けて滑らかになった。引
き続きフッ酸で0.5 〜２分間の処理を行った。その結果
コンタクト孔２ａの底部にポリシリコン層３を露出させ
るときにも、なめらかなコンタクト孔２ａの周縁および
底部が維持され、図３（ｉ）に示される電極端子９用金
属膜（アルミニウムなどからなる）を形成したときに断
線などの不具合が防止された。
【００２３】ついで、アルミニウム、Ａｌ−Ｓｉ、Ａｌ
−Ｓｉ−Ｃｕなどの金属膜を蒸着法、スパッタリング法
などにより設け、エッチングして接続配線用の電極端子
９を設け、他の回路素子と接続する。具体例としては蒸
着法によりアルミニウム膜を7000〜10000 Å成膜し、ド
ライエッチングによりパターニングして上部電極を設け
た。
−Ｓｉ−Ｃｕなどの金属膜を蒸着法、スパッタリング法
などにより設け、エッチングして接続配線用の電極端子
９を設け、他の回路素子と接続する。具体例としては蒸
着法によりアルミニウム膜を7000〜10000 Å成膜し、ド
ライエッチングによりパターニングして上部電極を設け
た。
【００２４】以上により、ＩＣ用キャパシタの下部電極
３用端子部２と他の回路素子との接続がなされ、集積回
路装置内に図１に示されるＩＣ用キャパシタが完成す
る。
３用端子部２と他の回路素子との接続がなされ、集積回
路装置内に図１に示されるＩＣ用キャパシタが完成す
る。
【００２５】図４には、本発明の他の実施例に係わる形
成法によるキャパシタ部11が示されている。このキャパ
シタ部11は、前記実施例におけるもの（図１および図２
（ｄ）参照）とは、チッ化ケイ素膜６の上面に第２ポリ
シリコン層12を形成したうえに、端子用の金属膜10が形
成される点で異なる。かかる構造によればエッチングに
よって第２ポリシリコン層12の面積を設定しうるため、
容易に、かつ精度よく設計値どおりの容量値をうること
ができる。
成法によるキャパシタ部11が示されている。このキャパ
シタ部11は、前記実施例におけるもの（図１および図２
（ｄ）参照）とは、チッ化ケイ素膜６の上面に第２ポリ
シリコン層12を形成したうえに、端子用の金属膜10が形
成される点で異なる。かかる構造によればエッチングに
よって第２ポリシリコン層12の面積を設定しうるため、
容易に、かつ精度よく設計値どおりの容量値をうること
ができる。
【００２６】
【発明の効果】本発明の製法によれば、キャパシタに浮
遊容量の影響がなく、設計どおりの容量値をうることが
でき、しかもキャパシタ面積が大きくならないため、集
積度の向上も達成できる。さらに、キャパシタの下部電
極の接続配線も信頼性が高く形成でき、高品質のＩＣ用
キャパシタを有する半導体装置をうることができる。
遊容量の影響がなく、設計どおりの容量値をうることが
でき、しかもキャパシタ面積が大きくならないため、集
積度の向上も達成できる。さらに、キャパシタの下部電
極の接続配線も信頼性が高く形成でき、高品質のＩＣ用
キャパシタを有する半導体装置をうることができる。
【図１】本発明の製法の一実施例によって作製されたＩ
Ｃ用キャパシタ部分の一例を示す断面説明図である。
Ｃ用キャパシタ部分の一例を示す断面説明図である。
【図２】本発明の製法の一実施例である製法のうちキャ
パシタ部を形成する工程を示す工程図である。
パシタ部を形成する工程を示す工程図である。
【図３】本発明の製法の一実施例である製法のうち下部
電極の端子部を形成する工程を示す工程図である。
電極の端子部を形成する工程を示す工程図である。
【図４】本発明の製法の他の実施例によって作製された
ＩＣ用キャパシタ部の例を示す要部断面説明図である。
ＩＣ用キャパシタ部の例を示す要部断面説明図である。
【図５】従来のＩＣ用キャパシタの一例を示す断面図で
ある。
ある。
１ キャパシタ部 ２ 端子部 ２ａ コンタクト孔 ３ 下部電極（ポリシリコン層） ４ ケイ素基板 ５ フィールド酸化膜 ６ チッ化ケイ素膜 ８ 上部電極 ９ 電極端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/3205 H01L 21/3213 - 21/3215 H01L 21/768
Claims (1)
- 【請求項１】 半導体基板に集積回路が形成され、該回
路内で他の回路素子と接続される、キャパシタを有する
半導体装置の製法であって、前記半導体基板表面に設け
られた絶縁膜上に下部電極、チッ化ケイ素膜および上部
電極を順次積層してパターニングすることにより前記キ
ャパシタ部を形成すると共に、前記下部電極の電極端子
を（ａ）前記下部電極の電極端子形成部における前記下
部電極上に設けられたチッ化ケイ素膜と保護膜をエッチ
ングしてコンタクト孔を設け、（ｂ）該コンタクト孔の
側面に露出した前記チッ化ケイ素膜をエッチングして凹
所を形成し、（ｃ）熱処理により前記コンタクト孔の角
部を滑らかにしてから、該熱処理により前記下部電極膜
上に生成した酸化膜をエッチング除去し、（ｄ）前記コ
ンタクト孔内に前記電極端子となる金属膜を設けること
により形成する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30375692A JP2761334B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30375692A JP2761334B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151707A JPH06151707A (ja) | 1994-05-31 |
| JP2761334B2 true JP2761334B2 (ja) | 1998-06-04 |
Family
ID=17924899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30375692A Expired - Lifetime JP2761334B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2761334B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6579502B2 (ja) | 2017-07-26 | 2019-09-25 | 株式会社村田製作所 | キャパシタ |
-
1992
- 1992-11-13 JP JP30375692A patent/JP2761334B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151707A (ja) | 1994-05-31 |
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