JPH0223646A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0223646A JPH0223646A JP63174710A JP17471088A JPH0223646A JP H0223646 A JPH0223646 A JP H0223646A JP 63174710 A JP63174710 A JP 63174710A JP 17471088 A JP17471088 A JP 17471088A JP H0223646 A JPH0223646 A JP H0223646A
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- JP
- Japan
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- insulating film
- trench
- capacitive insulating
- capacitive
- film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にトレンチ型の容量部
を有する半導体装置の構造に関する。
を有する半導体装置の構造に関する。
従来、トレンチ型の容量部を有する半導体装置は、トレ
ンチ型の容量部形成後の構造は、例えば第２図に示すよ
うになっている。第２図において１はシリコン基板、２
はトレンチ部、３は容量酸化膜、４は容量窒化膜、６は
多結晶シリコンによる容量電極で、７はトレンチコーナ
ー部であり、容量は、前記基板１と、該電極６とで構成
される。
ンチ型の容量部形成後の構造は、例えば第２図に示すよ
うになっている。第２図において１はシリコン基板、２
はトレンチ部、３は容量酸化膜、４は容量窒化膜、６は
多結晶シリコンによる容量電極で、７はトレンチコーナ
ー部であり、容量は、前記基板１と、該電極６とで構成
される。
上述した従来の半導体装置では、容量絶縁膜厚は、酸化
膜３及び窒化膜４とも、トレンチ内壁部及び半導体基板
表面部で同一の厚さ即ちＤ＝Ｅとなっており、容量絶縁
膜の電界強度は、電界集中するトレンチ開口コーナー部
７で決まり、容量値を増加しようとして、容量絶縁膜厚
を薄くすると、コーナー部の絶縁膜の電界強度が低下し
て、デバイスの歩留を下げたり、信頼性が低下してしま
うという欠点があった。
膜３及び窒化膜４とも、トレンチ内壁部及び半導体基板
表面部で同一の厚さ即ちＤ＝Ｅとなっており、容量絶縁
膜の電界強度は、電界集中するトレンチ開口コーナー部
７で決まり、容量値を増加しようとして、容量絶縁膜厚
を薄くすると、コーナー部の絶縁膜の電界強度が低下し
て、デバイスの歩留を下げたり、信頼性が低下してしま
うという欠点があった。
本発明の半導体装置は、半導体基板に形成されたトレン
チ部とトレンチ内壁部に形成された薄い容量絶縁膜と、
トレンチ開口コーナー部を含んで半導体基板表面上に形
成されて前記薄い容量絶縁膜より厚い容量絶縁膜と、両
方の容量絶縁膜上にまたがって形成された容量電極とを
有している。
チ部とトレンチ内壁部に形成された薄い容量絶縁膜と、
トレンチ開口コーナー部を含んで半導体基板表面上に形
成されて前記薄い容量絶縁膜より厚い容量絶縁膜と、両
方の容量絶縁膜上にまたがって形成された容量電極とを
有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
１はシリコン基板であり、２は該基板に周知のリアクテ
ィブイオンエツチング法で形成された深さ約５μｍのト
レンチ部、３はトレンチ内壁部から半導体基板表面まで
熱酸化法により形成された厚さ約８０人の容量酸化膜、
４はトレンチ内壁部に形成された厚さＡが約１００人の
容量窒化膜、５はトレンチ開口コーナー部７を含んで基
板表面上に形成された厚さＢが約２００人の窒化膜、６
はトレンチ内部を含んで前記容量絶縁膜上に形成された
容量電極となる多結晶シリコンで周知のＣＶＤ法により
形成される。
ィブイオンエツチング法で形成された深さ約５μｍのト
レンチ部、３はトレンチ内壁部から半導体基板表面まで
熱酸化法により形成された厚さ約８０人の容量酸化膜、
４はトレンチ内壁部に形成された厚さＡが約１００人の
容量窒化膜、５はトレンチ開口コーナー部７を含んで基
板表面上に形成された厚さＢが約２００人の窒化膜、６
はトレンチ内部を含んで前記容量絶縁膜上に形成された
容量電極となる多結晶シリコンで周知のＣＶＤ法により
形成される。
以下、図示は省略するがトランジスタ部や配線部が形成
されて半導体装置が構成される。
されて半導体装置が構成される。
前述の実施例は、容量絶縁膜が、酸化膜と窒化膜の二層
構造の場合を示したが、単層とすることも、又、三層以
上の多層とする場合の応用も可能であり、工程数の複雑
さと、製造歩留との兼ね合いで、適宜決定すれば良い。
構造の場合を示したが、単層とすることも、又、三層以
上の多層とする場合の応用も可能であり、工程数の複雑
さと、製造歩留との兼ね合いで、適宜決定すれば良い。
以上説明したように本発明は、トレンチ内壁部に形成さ
れる容量絶縁膜の厚さが、少なくともトレンチ開口コー
ナー部を含む半導体基板表面上に形成される容量絶縁膜
の厚さより薄くすることにより、容量値として必要な量
を確保する為に容量絶縁膜を薄くしても、容量絶縁膜の
電界強度を決定するトレンチ開口コーナー部は膜厚が厚
いことになるので、デバイスの歩留が上がるとともに信
頼性も向上するという効果がある。
れる容量絶縁膜の厚さが、少なくともトレンチ開口コー
ナー部を含む半導体基板表面上に形成される容量絶縁膜
の厚さより薄くすることにより、容量値として必要な量
を確保する為に容量絶縁膜を薄くしても、容量絶縁膜の
電界強度を決定するトレンチ開口コーナー部は膜厚が厚
いことになるので、デバイスの歩留が上がるとともに信
頼性も向上するという効果がある。
第１図は本発明の一実施例の縦断面図、第２図は従来の
トレンチ型の容量部を有する半導体装置の容量部形成後
の構造を示す縦断面図である。 １・・・・・・シリコン基板、２・・・・・・トレンチ
部、３・・・・・・容量酸化膜、４・・・・・・トレン
チ部の容量窒化膜、５・・・・・・基板表面上の容量窒
化膜、６・・印・多結晶シリコン電極、７・・・・・・
トレンチコーナー部。
トレンチ型の容量部を有する半導体装置の容量部形成後
の構造を示す縦断面図である。 １・・・・・・シリコン基板、２・・・・・・トレンチ
部、３・・・・・・容量酸化膜、４・・・・・・トレン
チ部の容量窒化膜、５・・・・・・基板表面上の容量窒
化膜、６・・印・多結晶シリコン電極、７・・・・・・
トレンチコーナー部。
Claims (1)
- トレンチ型の容量部を有する半導体装置において、トレ
ンチ内壁部に形成される容量絶縁膜の厚さが、少なくと
もトレンチ開口コーナー部を含む半導体基板表面上に形
成される容量絶縁膜の厚さより薄いことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174710A JPH0223646A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174710A JPH0223646A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223646A true JPH0223646A (ja) | 1990-01-25 |
Family
ID=15983299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174710A Pending JPH0223646A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538280B2 (en) | 1997-07-11 | 2003-03-25 | Mitsubishi Denki Kabushiki Kaisha | Trenched semiconductor device and method of fabricating the same |
| JP2010206012A (ja) * | 2009-03-04 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
| JP2014241434A (ja) * | 2014-08-06 | 2014-12-25 | 日産自動車株式会社 | 半導体装置 |
-
1988
- 1988-07-12 JP JP63174710A patent/JPH0223646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538280B2 (en) | 1997-07-11 | 2003-03-25 | Mitsubishi Denki Kabushiki Kaisha | Trenched semiconductor device and method of fabricating the same |
| JP2010206012A (ja) * | 2009-03-04 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
| JP2014241434A (ja) * | 2014-08-06 | 2014-12-25 | 日産自動車株式会社 | 半導体装置 |
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