JP3588882B2 - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法 Download PDFInfo
- Publication number
- JP3588882B2 JP3588882B2 JP31986795A JP31986795A JP3588882B2 JP 3588882 B2 JP3588882 B2 JP 3588882B2 JP 31986795 A JP31986795 A JP 31986795A JP 31986795 A JP31986795 A JP 31986795A JP 3588882 B2 JP3588882 B2 JP 3588882B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- semiconductor layer
- manufacturing
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、低耐圧駆動の制御回路と高耐圧素子を１チップ内に集積するパワーＩＣおよび複数の高耐圧素子を１チップ内に集積する半導体装置を形成する誘電体分離基板の製造方法に関する。
【０００２】
【従来の技術】
従来の誘電体分離基板の製造方法を工程順に図１４から図２０まで示す。
支持基板３１上に第１絶縁膜３２を介して半導体層３３を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ） 基板にエッチングマスク層３４を形成し、図示されていないフォトレジストを用いてパターンニング（ここではフォトレジストのエッチングも含む）を行い、エッチングマスク層３４を開口する（図１４）。これをマスクとして半導体層３３表面から第１絶縁膜３２に到達する分離溝となるトレンチ３５をリアクティブイオンエッチング（ＲＩＥ）法（ドライエッチング法）により形成する（図１５）。このとき半導体層３３の厚さは１０μｍ程度でトレンチ３５の溝幅は２〜６μｍである。次にエッチングマスク層３４をフッ化水素酸水溶液で除去する（図１６）。このときトレンチ３５の底部の第１絶縁膜３２も若干エッチングされるがこの図では省略した。この後、熱酸化により２回目の絶縁膜である第８絶縁膜３６（後述の実施例の第６絶縁膜１０に相当する）を形成し（図１７）、充填層３７によりトレンチ３５内を充填する（図１８）。この際、トレンチ３５部以外の第８絶縁膜３６上にも充填層３７が被着する。第８絶縁層３６の厚さは１μｍであり、充填層３７には多結晶シリコンが用いられ、その厚さは１〜３．５μｍである。さらに、プラズマエッチング法により、表面に被着した充填層３７をエッチバック（エッチングで除去する）して第８絶縁膜３６を露出させる（図１９）。その後パターンニングされたフォトレジストをマスクとしてフッ化水素酸水溶液でトレンチ３５部とその近傍の第８絶縁膜３６を残留させ、それ以外の領域の第８絶縁膜３５を除去し、素子形成領域の半導体層３３を露出させ誘電体分離基板が完成する（図２０）。
【０００３】
【発明が解決しようとする課題】
図２０に示す第８絶縁膜３６の除去工程において、フォトレジストによりトレンチ３５上部を被覆し、この領域の第８絶縁膜３６を残さなければならない。しかし、フォトレジストと第８絶縁膜３６との密着性が必ずしも良好でないため、フッ化水素酸水溶液でエッチングすると、フォトレジストと第８絶縁膜３６との界面からエッチング液が浸透し、第８絶縁層３６はエッチングされ半導体層３３の表面とトレンチ３５の上部の半導体層３３のコーナー部４０（円内）が露出してしまう（図２１）。このためトレンチ３５で分離された対向する半導体層３３間の絶縁耐圧すなわち分離耐圧が低下する不都合が生じる。実験によれば、コーナー部４０が第８絶縁膜３６で被覆される場合に比べ、露出していると分離耐圧は７００Ｖから４００Ｖ以下へと低下する。高耐圧素子と低耐圧の制御回路を１チップに集積する場合、この分離耐圧の低下により、高耐圧化が困難であり、また本来必要としていた制御回路の機能が得られなくなり、信頼性の低下を招くという不都合が生じる。
【０００４】
この発明の目的は、前記の課題を解決して、設計通りの分離耐圧が得られ、高信頼性の半導体装置を製作できる誘電体分離基板の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するために、支持基板上に第１絶縁膜および半導体層が積層され、該半導体層の主面にバッファ層となる第２絶縁膜、半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜、エッチングストップ層となる第４絶縁膜および素子形成の平面領域を規定する素子領域規定層をそれぞれ積層する前工程と、後工程で素子を形成する領域に素子領域規定層を残留させる工程と、第４絶縁膜上および素子領域規定層上にエッチングマスク層となる第５絶縁膜を被覆する工程と、半導体層に分離溝を形成するために第５絶縁膜、第４絶縁膜、第３絶縁膜および第２絶縁膜のそれぞれを貫通する孔を開ける工程と、第１絶縁膜に到達する分離溝を半導体層に形成する工程と、第５絶縁膜を除去する工程と、素子領域規定層をマスクとして第３絶縁膜を除去する工程と、分離溝の側壁と第２絶縁膜露出部とに第６絶縁膜を形成するための工程と、分離溝を埋めるための充填層を堆積する工程と、分離溝に充填層を残留させる工程とを含む工程とする。
【０００６】
この分離溝に充填層を残留させる工程の後に、充填層の表面を酸化する工程と、第３絶縁膜および第４絶縁膜とを除去する工程とを追加してもよい。
前記の半導体層が単結晶シリコンで形成され、第２絶縁膜および第４絶縁膜が酸化シリコン膜で形成され、第３絶縁膜が窒化シリコン膜で形成され、素子領域規定層および充填層が多結晶シリコンで形成されるとよい。
【０００７】
この製造方法を採用することで、前記の半導体層のコーナー部は第６絶縁膜で確実に被覆でき、分離溝部での分離耐圧の低下を防止できる。
【０００８】
【発明の実施の形態】
図１から図１２まではこの発明の一実施例の製造方法で、工程順に示す。
支持基板１上に第１絶縁膜２を介して形成した半導体層３の主表面上にバッファ層となる第２絶縁膜４、半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜５、エッチングストップ層となる第４絶縁膜６および素子形成の平面領域を規定する素子領域規定層７をそれぞれ積層する（図１）。この実施例においては支持基板１に単結晶シリコン板を用い、半導体層３は単結晶シリコンで１０μｍの厚みに形成され、第１絶縁膜２は酸化シリコンで２μｍの厚さに形成され、第２絶縁膜４は酸化シリコンで３５ｎｍの厚さに形成され、第３絶縁膜５は窒化シリコンを減圧ＣＶＤ法で０．１２μｍの厚さに堆積させて形成され、第４絶縁膜６は酸化シリコンを減圧ＣＶＤ法で０．１２μｍの厚さに堆積させて形成され、素子領域規定層７は多結晶シリコンを減圧ＣＶＤ法で０．３μｍの厚さに堆積させて形成される。
【０００９】
つぎにフォトレジストを用いたパターンニングおよびドライエッチングにより素子を形成する領域の半導体層３上の第４絶縁膜６表面に素子領域規定層７を残留させる（図２）。分離溝となるトレンチを形成する際のエッチングマスクとなる第５絶縁膜８（エッチマスク層）は減圧ＣＶＤ法で１．５μｍの酸化シリコンを堆積させて形成される（図３）。トレンチを形成する領域９ａにフォトレジストを用いてパターンニングを施し、第５絶縁膜８および第４絶縁膜６、第３絶縁膜５および第２絶縁膜４をそれぞれリアクティブイオンエッチング法（ＲＩＥ法）で開口する（図４）。このときの開口幅は２μｍ程度である。
【００１０】
つぎに開口した第５絶縁膜８をマスクとして第１絶縁膜２に到達するトレンチ９をリアクティブイオンエッチング法により形成する（図５）。この第５絶縁膜８をフッ化水素酸水溶液またはドライエッチング法で除去する（図６）。このとき素子領域規定層７直下以外の第４絶縁膜６も除去する。
つぎに素子領域規定層７および第４絶縁膜６をマスクとして、１３０℃に加熱した熱燐酸溶液で第３絶縁膜５を除去し、素子形成領域にのみ第３絶縁膜５を残留させる。その後リアクティブイオンエッチング法により素子領域規定層７を除去する（図７）。このとき素子領域規定層７との選択性の低いドライエッチング条件を用い、第３絶縁膜５と素子領域規定層７の両者を同時に除去してもよい。このとき第３絶縁膜５の実質的なエッチングマスクは第４絶縁膜６として用いた酸化シリコン膜である。
【００１１】
つぎに熱酸化法により第３絶縁膜５が除去された半導体層３に第６絶縁膜１０を選択的に形成する（図８）。この第６絶縁膜１０の膜厚は０．８〜１．０μｍである。トレンチ９部の空隙を埋め込むため、充填層１１を０．５〜１．０μｍ堆積する（図９）。充填層１１には段差被覆性の優れた減圧ＣＶＤ法による多結晶シリコンを用いた。つぎにフォトレジストを用いたパターンニングによりトレンチ９部とその上部にのみ充填層１１を残留させ、他の領域に被着した充填層１１を除去する（図１０）。
【００１２】
つぎに熱酸化法により前記残留の充填層１１の上部を酸化し、第７絶縁膜１２を形成する（図１１）。最後に表面の第４絶縁膜６をフッ化水素酸水溶液またはドライエッチングにより除去し、さらに第３絶縁膜５をドライエッチング法で除去する（図１２）。このとき第７絶縁膜１２の表面層もエッチングされ薄くなる。
【００１３】
以降は素子形成工程に従い、例えば高耐圧ＩＣを構成する各要素素子および配線を形成する（図１３）。同図では一例としてｐチャネルＭＯＳＦＥＴ１７とｎチャネルＭＯＳＦＥＴ１８が形成された図を示す。ゲート電極１４上に層間絶縁膜１３を被覆し、金属電極１５をソース領域上に形成し、これらの表面を最終保護膜１６で被覆する。図示されていないがドレイン電極は金属電極１５（ソース電極）と同じ側に形成される。
【００１４】
以上説明したように、この発明の製造方法では、第６絶縁膜１０を選択的に形成するため、前記で説明した分離溝と隣接する半導体層のコーナー部４０（図１２の円内）が露出することはなく、必ず第６絶縁膜１０で被覆されているため、分離耐圧は設計通りの７００Ｖが得られた。尚、この第６絶縁膜１０は半導体層３に形成される要素素子の活性領域以外の領域を被覆する絶縁膜（例えば層間絶縁膜など）としても利用できる。
【００１５】
この実施例では誘電体分離基板を製造する工程と、各要素素子形成の不純物拡散工程とを分けているが、要素素子としての所望の拡散深さや表面濃度が得られるならば、分離溝であるトレンチ９を形成する前に、要素素子形成のための不純物をイオン注入する工程を入れてもよい。
【００１６】
【発明の効果】
この発明において、分離溝であるトレンチ部の壁面とそれに隣接する半導体層のコーナー部に第６絶縁膜を選択酸化法で形成することで、コーナー部が確実に第６絶縁膜で被覆され、設計通りの分離耐圧を得ることができる。そのため、この製造方法で製作された誘電体分離基板を使用することで、高耐圧素子と低耐圧の制御回路を１チップに集積する場合でも必要とする機能が設計通りに得られ、半導体装置の高信頼化が図れる。また半導体装置の高耐圧化も可能となる。
【図面の簡単な説明】
【図１】この発明の一実施例の製造方法を示す工程図
【図２】図１に続く製造方法を示す工程図
【図３】図２に続く製造方法を示す工程図
【図４】図３に続く製造方法を示す工程図
【図５】図４に続く製造方法を示す工程図
【図６】図５に続く製造方法を示す工程図
【図７】図６に続く製造方法を示す工程図
【図８】図７に続く製造方法を示す工程図
【図９】図８に続く製造方法を示す工程図
【図１０】図９に続く製造方法を示す工程図
【図１１】図１０に続く製造方法を示す工程図
【図１２】図１１に続く製造方法を示す工程図
【図１３】要素素子を形成した要部断面図
【図１４】従来の製造方法を示す工程図
【図１５】図１４に続く製造方法を示す工程図
【図１６】図１５に続く製造方法を示す工程図
【図１７】図１６に続く製造方法を示す工程図
【図１８】図１７に続く製造方法を示す工程図
【図１９】図１８に続く製造方法を示す工程図
【図２０】図１９に続く製造方法を示す工程図
【図２１】従来の製造方法で半導体層のコーナー部が露出した図
【符号の説明】
１ 支持基板
２ 第１絶縁膜
３ 半導体層
４ 第２絶縁膜
５ 第３絶縁膜
６ 第４絶縁膜
７ 素子領域規定層
８ 第５絶縁膜
９ トレンチ
１０ 第６絶縁膜
１１ 充填層
１２ 第７絶縁膜
１３ 層間絶縁膜
１４ ゲート電極
１５ 金属電極
１６ 最終保護膜
１７ ｐチャネルＭＯＳＦＥＴ
１８ ｎチャネルＭＯＳＦＥＴ
３１ 支持基板
３２ 第１絶縁膜
３３ 半導体層
３４ エッチングマスク層
３５ トレンチ
３６ 第８絶縁膜
３７ 充填層
４０ 半導体層のコーナー部
【発明の属する技術分野】
この発明は、低耐圧駆動の制御回路と高耐圧素子を１チップ内に集積するパワーＩＣおよび複数の高耐圧素子を１チップ内に集積する半導体装置を形成する誘電体分離基板の製造方法に関する。
【０００２】
【従来の技術】
従来の誘電体分離基板の製造方法を工程順に図１４から図２０まで示す。
支持基板３１上に第１絶縁膜３２を介して半導体層３３を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ） 基板にエッチングマスク層３４を形成し、図示されていないフォトレジストを用いてパターンニング（ここではフォトレジストのエッチングも含む）を行い、エッチングマスク層３４を開口する（図１４）。これをマスクとして半導体層３３表面から第１絶縁膜３２に到達する分離溝となるトレンチ３５をリアクティブイオンエッチング（ＲＩＥ）法（ドライエッチング法）により形成する（図１５）。このとき半導体層３３の厚さは１０μｍ程度でトレンチ３５の溝幅は２〜６μｍである。次にエッチングマスク層３４をフッ化水素酸水溶液で除去する（図１６）。このときトレンチ３５の底部の第１絶縁膜３２も若干エッチングされるがこの図では省略した。この後、熱酸化により２回目の絶縁膜である第８絶縁膜３６（後述の実施例の第６絶縁膜１０に相当する）を形成し（図１７）、充填層３７によりトレンチ３５内を充填する（図１８）。この際、トレンチ３５部以外の第８絶縁膜３６上にも充填層３７が被着する。第８絶縁層３６の厚さは１μｍであり、充填層３７には多結晶シリコンが用いられ、その厚さは１〜３．５μｍである。さらに、プラズマエッチング法により、表面に被着した充填層３７をエッチバック（エッチングで除去する）して第８絶縁膜３６を露出させる（図１９）。その後パターンニングされたフォトレジストをマスクとしてフッ化水素酸水溶液でトレンチ３５部とその近傍の第８絶縁膜３６を残留させ、それ以外の領域の第８絶縁膜３５を除去し、素子形成領域の半導体層３３を露出させ誘電体分離基板が完成する（図２０）。
【０００３】
【発明が解決しようとする課題】
図２０に示す第８絶縁膜３６の除去工程において、フォトレジストによりトレンチ３５上部を被覆し、この領域の第８絶縁膜３６を残さなければならない。しかし、フォトレジストと第８絶縁膜３６との密着性が必ずしも良好でないため、フッ化水素酸水溶液でエッチングすると、フォトレジストと第８絶縁膜３６との界面からエッチング液が浸透し、第８絶縁層３６はエッチングされ半導体層３３の表面とトレンチ３５の上部の半導体層３３のコーナー部４０（円内）が露出してしまう（図２１）。このためトレンチ３５で分離された対向する半導体層３３間の絶縁耐圧すなわち分離耐圧が低下する不都合が生じる。実験によれば、コーナー部４０が第８絶縁膜３６で被覆される場合に比べ、露出していると分離耐圧は７００Ｖから４００Ｖ以下へと低下する。高耐圧素子と低耐圧の制御回路を１チップに集積する場合、この分離耐圧の低下により、高耐圧化が困難であり、また本来必要としていた制御回路の機能が得られなくなり、信頼性の低下を招くという不都合が生じる。
【０００４】
この発明の目的は、前記の課題を解決して、設計通りの分離耐圧が得られ、高信頼性の半導体装置を製作できる誘電体分離基板の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するために、支持基板上に第１絶縁膜および半導体層が積層され、該半導体層の主面にバッファ層となる第２絶縁膜、半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜、エッチングストップ層となる第４絶縁膜および素子形成の平面領域を規定する素子領域規定層をそれぞれ積層する前工程と、後工程で素子を形成する領域に素子領域規定層を残留させる工程と、第４絶縁膜上および素子領域規定層上にエッチングマスク層となる第５絶縁膜を被覆する工程と、半導体層に分離溝を形成するために第５絶縁膜、第４絶縁膜、第３絶縁膜および第２絶縁膜のそれぞれを貫通する孔を開ける工程と、第１絶縁膜に到達する分離溝を半導体層に形成する工程と、第５絶縁膜を除去する工程と、素子領域規定層をマスクとして第３絶縁膜を除去する工程と、分離溝の側壁と第２絶縁膜露出部とに第６絶縁膜を形成するための工程と、分離溝を埋めるための充填層を堆積する工程と、分離溝に充填層を残留させる工程とを含む工程とする。
【０００６】
この分離溝に充填層を残留させる工程の後に、充填層の表面を酸化する工程と、第３絶縁膜および第４絶縁膜とを除去する工程とを追加してもよい。
前記の半導体層が単結晶シリコンで形成され、第２絶縁膜および第４絶縁膜が酸化シリコン膜で形成され、第３絶縁膜が窒化シリコン膜で形成され、素子領域規定層および充填層が多結晶シリコンで形成されるとよい。
【０００７】
この製造方法を採用することで、前記の半導体層のコーナー部は第６絶縁膜で確実に被覆でき、分離溝部での分離耐圧の低下を防止できる。
【０００８】
【発明の実施の形態】
図１から図１２まではこの発明の一実施例の製造方法で、工程順に示す。
支持基板１上に第１絶縁膜２を介して形成した半導体層３の主表面上にバッファ層となる第２絶縁膜４、半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜５、エッチングストップ層となる第４絶縁膜６および素子形成の平面領域を規定する素子領域規定層７をそれぞれ積層する（図１）。この実施例においては支持基板１に単結晶シリコン板を用い、半導体層３は単結晶シリコンで１０μｍの厚みに形成され、第１絶縁膜２は酸化シリコンで２μｍの厚さに形成され、第２絶縁膜４は酸化シリコンで３５ｎｍの厚さに形成され、第３絶縁膜５は窒化シリコンを減圧ＣＶＤ法で０．１２μｍの厚さに堆積させて形成され、第４絶縁膜６は酸化シリコンを減圧ＣＶＤ法で０．１２μｍの厚さに堆積させて形成され、素子領域規定層７は多結晶シリコンを減圧ＣＶＤ法で０．３μｍの厚さに堆積させて形成される。
【０００９】
つぎにフォトレジストを用いたパターンニングおよびドライエッチングにより素子を形成する領域の半導体層３上の第４絶縁膜６表面に素子領域規定層７を残留させる（図２）。分離溝となるトレンチを形成する際のエッチングマスクとなる第５絶縁膜８（エッチマスク層）は減圧ＣＶＤ法で１．５μｍの酸化シリコンを堆積させて形成される（図３）。トレンチを形成する領域９ａにフォトレジストを用いてパターンニングを施し、第５絶縁膜８および第４絶縁膜６、第３絶縁膜５および第２絶縁膜４をそれぞれリアクティブイオンエッチング法（ＲＩＥ法）で開口する（図４）。このときの開口幅は２μｍ程度である。
【００１０】
つぎに開口した第５絶縁膜８をマスクとして第１絶縁膜２に到達するトレンチ９をリアクティブイオンエッチング法により形成する（図５）。この第５絶縁膜８をフッ化水素酸水溶液またはドライエッチング法で除去する（図６）。このとき素子領域規定層７直下以外の第４絶縁膜６も除去する。
つぎに素子領域規定層７および第４絶縁膜６をマスクとして、１３０℃に加熱した熱燐酸溶液で第３絶縁膜５を除去し、素子形成領域にのみ第３絶縁膜５を残留させる。その後リアクティブイオンエッチング法により素子領域規定層７を除去する（図７）。このとき素子領域規定層７との選択性の低いドライエッチング条件を用い、第３絶縁膜５と素子領域規定層７の両者を同時に除去してもよい。このとき第３絶縁膜５の実質的なエッチングマスクは第４絶縁膜６として用いた酸化シリコン膜である。
【００１１】
つぎに熱酸化法により第３絶縁膜５が除去された半導体層３に第６絶縁膜１０を選択的に形成する（図８）。この第６絶縁膜１０の膜厚は０．８〜１．０μｍである。トレンチ９部の空隙を埋め込むため、充填層１１を０．５〜１．０μｍ堆積する（図９）。充填層１１には段差被覆性の優れた減圧ＣＶＤ法による多結晶シリコンを用いた。つぎにフォトレジストを用いたパターンニングによりトレンチ９部とその上部にのみ充填層１１を残留させ、他の領域に被着した充填層１１を除去する（図１０）。
【００１２】
つぎに熱酸化法により前記残留の充填層１１の上部を酸化し、第７絶縁膜１２を形成する（図１１）。最後に表面の第４絶縁膜６をフッ化水素酸水溶液またはドライエッチングにより除去し、さらに第３絶縁膜５をドライエッチング法で除去する（図１２）。このとき第７絶縁膜１２の表面層もエッチングされ薄くなる。
【００１３】
以降は素子形成工程に従い、例えば高耐圧ＩＣを構成する各要素素子および配線を形成する（図１３）。同図では一例としてｐチャネルＭＯＳＦＥＴ１７とｎチャネルＭＯＳＦＥＴ１８が形成された図を示す。ゲート電極１４上に層間絶縁膜１３を被覆し、金属電極１５をソース領域上に形成し、これらの表面を最終保護膜１６で被覆する。図示されていないがドレイン電極は金属電極１５（ソース電極）と同じ側に形成される。
【００１４】
以上説明したように、この発明の製造方法では、第６絶縁膜１０を選択的に形成するため、前記で説明した分離溝と隣接する半導体層のコーナー部４０（図１２の円内）が露出することはなく、必ず第６絶縁膜１０で被覆されているため、分離耐圧は設計通りの７００Ｖが得られた。尚、この第６絶縁膜１０は半導体層３に形成される要素素子の活性領域以外の領域を被覆する絶縁膜（例えば層間絶縁膜など）としても利用できる。
【００１５】
この実施例では誘電体分離基板を製造する工程と、各要素素子形成の不純物拡散工程とを分けているが、要素素子としての所望の拡散深さや表面濃度が得られるならば、分離溝であるトレンチ９を形成する前に、要素素子形成のための不純物をイオン注入する工程を入れてもよい。
【００１６】
【発明の効果】
この発明において、分離溝であるトレンチ部の壁面とそれに隣接する半導体層のコーナー部に第６絶縁膜を選択酸化法で形成することで、コーナー部が確実に第６絶縁膜で被覆され、設計通りの分離耐圧を得ることができる。そのため、この製造方法で製作された誘電体分離基板を使用することで、高耐圧素子と低耐圧の制御回路を１チップに集積する場合でも必要とする機能が設計通りに得られ、半導体装置の高信頼化が図れる。また半導体装置の高耐圧化も可能となる。
【図面の簡単な説明】
【図１】この発明の一実施例の製造方法を示す工程図
【図２】図１に続く製造方法を示す工程図
【図３】図２に続く製造方法を示す工程図
【図４】図３に続く製造方法を示す工程図
【図５】図４に続く製造方法を示す工程図
【図６】図５に続く製造方法を示す工程図
【図７】図６に続く製造方法を示す工程図
【図８】図７に続く製造方法を示す工程図
【図９】図８に続く製造方法を示す工程図
【図１０】図９に続く製造方法を示す工程図
【図１１】図１０に続く製造方法を示す工程図
【図１２】図１１に続く製造方法を示す工程図
【図１３】要素素子を形成した要部断面図
【図１４】従来の製造方法を示す工程図
【図１５】図１４に続く製造方法を示す工程図
【図１６】図１５に続く製造方法を示す工程図
【図１７】図１６に続く製造方法を示す工程図
【図１８】図１７に続く製造方法を示す工程図
【図１９】図１８に続く製造方法を示す工程図
【図２０】図１９に続く製造方法を示す工程図
【図２１】従来の製造方法で半導体層のコーナー部が露出した図
【符号の説明】
１ 支持基板
２ 第１絶縁膜
３ 半導体層
４ 第２絶縁膜
５ 第３絶縁膜
６ 第４絶縁膜
７ 素子領域規定層
８ 第５絶縁膜
９ トレンチ
１０ 第６絶縁膜
１１ 充填層
１２ 第７絶縁膜
１３ 層間絶縁膜
１４ ゲート電極
１５ 金属電極
１６ 最終保護膜
１７ ｐチャネルＭＯＳＦＥＴ
１８ ｎチャネルＭＯＳＦＥＴ
３１ 支持基板
３２ 第１絶縁膜
３３ 半導体層
３４ エッチングマスク層
３５ トレンチ
３６ 第８絶縁膜
３７ 充填層
４０ 半導体層のコーナー部
Claims (3)
- 支持基板上に第１絶縁膜および半導体層が積層され、該半導体層の主面にバッファ層となる第２絶縁膜、半導体層を酸化から防ぐ耐酸化層となる第３絶縁膜、エッチングストップ層となる第４絶縁膜および素子形成の平面領域を規定する素子領域規定層をそれぞれ積層する前工程と、後工程で素子を形成する領域に素子領域規定層を残留させる工程と、第４絶縁膜上および素子領域規定層上にエッチングマスク層となる第５絶縁膜を被覆する工程と、半導体層に分離溝を形成するために第５絶縁膜、第４絶縁膜、第３絶縁膜および第２絶縁膜のそれぞれを貫通する孔を開ける工程と、第１絶縁膜に到達する分離溝を半導体層に形成する工程と、第５絶縁膜を除去する工程と、素子領域規定層をマスクとして第３絶縁膜を除去する工程と、分離溝の側壁と第２絶縁膜露出部とに第６絶縁膜を形成するための工程と、分離溝を埋めるための充填層を堆積する工程と、分離溝に充填層を残留させる工程とを含むことを特徴とする誘電体分離基板の製造方法。
- 分離溝に充填層を残留させる工程の後に、充填層の表面を酸化する工程と、第３絶縁膜および第４絶縁膜とを除去する工程とを含む請求項１記載の誘電体分離基板の製造方法。
- 半導体層が単結晶シリコンで形成され、第２絶縁膜および第４絶縁膜が酸化シリコン膜で形成され、第３絶縁膜が窒化シリコン膜で形成され、素子領域規定層および充填層が多結晶シリコンで形成されることを特徴とする請求項１記載の誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31986795A JP3588882B2 (ja) | 1995-12-08 | 1995-12-08 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31986795A JP3588882B2 (ja) | 1995-12-08 | 1995-12-08 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162376A JPH09162376A (ja) | 1997-06-20 |
| JP3588882B2 true JP3588882B2 (ja) | 2004-11-17 |
Family
ID=18115126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31986795A Expired - Fee Related JP3588882B2 (ja) | 1995-12-08 | 1995-12-08 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3588882B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386231A (zh) * | 2010-08-30 | 2012-03-21 | 三菱电机株式会社 | 半导体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2782840B1 (fr) * | 1998-08-25 | 2003-09-05 | Commissariat Energie Atomique | Circuit electronique et procede de realisation d'un circuit electronique integre comprenant au moins un composant electronique de puissance dans une plaque de substrat |
| JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-12-08 JP JP31986795A patent/JP3588882B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386231A (zh) * | 2010-08-30 | 2012-03-21 | 三菱电机株式会社 | 半导体装置 |
| CN102386231B (zh) * | 2010-08-30 | 2014-06-18 | 三菱电机株式会社 | 半导体装置 |
| US8878239B2 (en) | 2010-08-30 | 2014-11-04 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162376A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4271901B2 (ja) | ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法 | |
| US6462428B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPH0449777B2 (ja) | ||
| JPH0580148B2 (ja) | ||
| US5882981A (en) | Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material | |
| US5459354A (en) | Semiconductor device with improved insulation of wiring structure from a gate electrode | |
| JP2799254B2 (ja) | 半導体装置の製造方法 | |
| KR100865365B1 (ko) | 반도체 장치의 제조방법 및 반도체 장치 | |
| JP3588882B2 (ja) | 誘電体分離基板の製造方法 | |
| JP2002076113A (ja) | 半導体装置およびその製造方法 | |
| JPS6286838A (ja) | 集積回路の製造方法 | |
| JP2001313396A (ja) | 半導体装置およびその製造方法 | |
| JP2001156166A (ja) | 半導体装置の製造方法 | |
| US6225148B1 (en) | Method of fabricating semiconductor device | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JP3264402B2 (ja) | 半導体装置 | |
| JP2011049603A (ja) | 半導体装置およびその製造方法 | |
| JP2767104B2 (ja) | 半導体装置の製造方法 | |
| JPH08148504A (ja) | 半導体装置及びその製造方法 | |
| JP3319153B2 (ja) | 半導体装置の製造方法 | |
| JP2604021B2 (ja) | 半導体装置の製造方法 | |
| JP2000294623A (ja) | 誘電体分離基板の製造方法 | |
| JP2798953B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06275792A (ja) | 強誘電体メモリ | |
| JP2950620B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |