JP2000340645A - 半導体装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【課題】 平坦化加工時に於ける負荷を低減する事ので
きる半導体装置を提供することにある。 【解決手段】 基板内に形成された素子分離絶縁膜内に
下部電極を埋設すると共に、その上に容量酸化膜とゲー
ト酸化膜が形成され、更にその上に上部電極とゲート電
極が形成され、夫々の電極は層間絶縁膜で覆われたの
で、その後の平坦化加工時の負荷を抑制する事が出来
る。
きる半導体装置を提供することにある。 【解決手段】 基板内に形成された素子分離絶縁膜内に
下部電極を埋設すると共に、その上に容量酸化膜とゲー
ト酸化膜が形成され、更にその上に上部電極とゲート電
極が形成され、夫々の電極は層間絶縁膜で覆われたの
で、その後の平坦化加工時の負荷を抑制する事が出来
る。
Description
【０００１】
【発明の属する技術】本発明は半導体装置に関し、特
に、素子分離絶縁膜に電極を埋め込んだ半導体容量素子
装置に関する。
に、素子分離絶縁膜に電極を埋め込んだ半導体容量素子
装置に関する。
【０００２】
【従来の技術】一般に、半導体装置における、特に容量
素子部は、例えば図３に示すように、基板１０に形成し
た溝内に素子分離絶縁膜１１を形成し、その上に酸化膜
１４が形成され、その上に容量下部電極１４、酸化膜１
３及び容量上部電極１５が積層されていた。また、層間
絶縁膜１７は、容量下部電極１４、容量上部電極１５、
トランジスタ部のゲート電極１６を覆うように形成され
ている。
素子部は、例えば図３に示すように、基板１０に形成し
た溝内に素子分離絶縁膜１１を形成し、その上に酸化膜
１４が形成され、その上に容量下部電極１４、酸化膜１
３及び容量上部電極１５が積層されていた。また、層間
絶縁膜１７は、容量下部電極１４、容量上部電極１５、
トランジスタ部のゲート電極１６を覆うように形成され
ている。
【０００３】このため、層間絶縁膜１７の膜付け直後に
基板１０から見た膜厚は、トランジスタ部より厚くなっ
ている。それ故、平坦化加工時のＣＭＰ等の負荷が大き
かった。また、平坦化後、膜厚ＤとＥが異なっておりコ
ンタクトホールエッチング時に開孔すべき深さが容量部
とトランジスタ部で異なる。その為、容量部のエッチン
グが終了した時点ではトランジスタ部はまだ開孔されて
なく、トランジスタ部までエッチングした時点では容量
部に過剰なエッチングダメージが加わるという不具合が
発生していた。
基板１０から見た膜厚は、トランジスタ部より厚くなっ
ている。それ故、平坦化加工時のＣＭＰ等の負荷が大き
かった。また、平坦化後、膜厚ＤとＥが異なっておりコ
ンタクトホールエッチング時に開孔すべき深さが容量部
とトランジスタ部で異なる。その為、容量部のエッチン
グが終了した時点ではトランジスタ部はまだ開孔されて
なく、トランジスタ部までエッチングした時点では容量
部に過剰なエッチングダメージが加わるという不具合が
発生していた。
【０００４】また、特開昭６３−１８６４４４号の様に
フィルード酸化膜（絶縁分離酸化膜）の中に遮蔽電極
（ポリシリコン）を埋設する例が開示されているものが
ある。しかし、この技術では、大きな段差が生じてしま
う欠点が存在する。
フィルード酸化膜（絶縁分離酸化膜）の中に遮蔽電極
（ポリシリコン）を埋設する例が開示されているものが
ある。しかし、この技術では、大きな段差が生じてしま
う欠点が存在する。
【０００５】また、例えば特開平７−６０８５９号に
は、絶縁分離膜の中にセル電極を埋設する例が開示され
ている。しかし、この技術は、ゲート電極と上部電極と
を略同一の膜厚の層間絶縁膜内に配設すると云う技術思
想がなく、その後のエッチング加工を過不足なく行うと
言う点が異なる。
は、絶縁分離膜の中にセル電極を埋設する例が開示され
ている。しかし、この技術は、ゲート電極と上部電極と
を略同一の膜厚の層間絶縁膜内に配設すると云う技術思
想がなく、その後のエッチング加工を過不足なく行うと
言う点が異なる。
【０００６】
【発明が解決しようとする課題】然しながら、上記の従
来技術は、層間絶縁膜の膜付け直後に基板からみた膜厚
はトランジスタ部より厚くなっている。その為平坦化加
工時のＣＭＰ等の負荷が大きかった。また、平坦化後、
膜厚ＤとＥが異なっておりコンタクトホールエッチング
時に開孔すべき量が容量部とトランジスタ部で異なる。
その為、容量部のエッチングが終了した時点ではトラン
ジスタ部はまだ開孔されてなく、トランジスタ部までエ
ッチングした時点では容量部では過剰なエッチングダメ
ージが加わるという不具合が発生していた。
来技術は、層間絶縁膜の膜付け直後に基板からみた膜厚
はトランジスタ部より厚くなっている。その為平坦化加
工時のＣＭＰ等の負荷が大きかった。また、平坦化後、
膜厚ＤとＥが異なっておりコンタクトホールエッチング
時に開孔すべき量が容量部とトランジスタ部で異なる。
その為、容量部のエッチングが終了した時点ではトラン
ジスタ部はまだ開孔されてなく、トランジスタ部までエ
ッチングした時点では容量部では過剰なエッチングダメ
ージが加わるという不具合が発生していた。
【０００７】そこで、本発明の主な目的の一つは、層間
絶縁膜の膜付け直後の平坦化加工時、ＣＭＰ等の負荷を
抑えることにある。また、本発明の他の目的は、容量部
上とトランジスタ上の膜厚を等しくし、コンタクトホー
ル加工時に、双方のエッチングが同様に行われ、過剰エ
ッチングによるダメージや、エッチング不足を解消する
事である。
絶縁膜の膜付け直後の平坦化加工時、ＣＭＰ等の負荷を
抑えることにある。また、本発明の他の目的は、容量部
上とトランジスタ上の膜厚を等しくし、コンタクトホー
ル加工時に、双方のエッチングが同様に行われ、過剰エ
ッチングによるダメージや、エッチング不足を解消する
事である。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
するため、基本的に以下に記載されたような構成を採用
するものである。すなわち本発明に係る第１の態様は、
基板内に形成された素子分離絶縁膜内に下部電極を埋設
すると共に、その上に酸化膜が形成され、更にその上に
上部電極とゲート電極が形成され、夫々の電極は層間絶
縁膜で覆われたことを特徴とする半導体装置であり、本
発明に係る第２の態様は、基板上にフォトリソグラフ技
術によって、溝を形成する第１の工程と、第１の工程に
よって形成された溝内に素子分離絶縁膜を形成する第２
の工程と、前記素子分離絶縁膜の一部にフォトリソグラ
フ技術によって第１の工程より浅い溝を形成する第３の
工程と、該第３の工程で形成された溝に容量部の下部電
極を埋設形成する第４の工程と、基板と素子分離絶縁膜
及び第４の工程で形成された下部電極の表面を平坦化す
る第５の工程と、平坦化された基板、素子分離絶縁膜及
び下部電極の表面に酸化膜を形成する第６の工程と、容
量部の上に上部電極を、トランジスタ部の上にゲート電
極を形成する第７の工程と、前記上部電極とゲート電極
の上に層間絶縁膜を膜付けする第８の工程と、前記層間
絶縁膜を平坦化する第９の工程とから構成された事を特
徴とする半導体装置の製造方法である。
するため、基本的に以下に記載されたような構成を採用
するものである。すなわち本発明に係る第１の態様は、
基板内に形成された素子分離絶縁膜内に下部電極を埋設
すると共に、その上に酸化膜が形成され、更にその上に
上部電極とゲート電極が形成され、夫々の電極は層間絶
縁膜で覆われたことを特徴とする半導体装置であり、本
発明に係る第２の態様は、基板上にフォトリソグラフ技
術によって、溝を形成する第１の工程と、第１の工程に
よって形成された溝内に素子分離絶縁膜を形成する第２
の工程と、前記素子分離絶縁膜の一部にフォトリソグラ
フ技術によって第１の工程より浅い溝を形成する第３の
工程と、該第３の工程で形成された溝に容量部の下部電
極を埋設形成する第４の工程と、基板と素子分離絶縁膜
及び第４の工程で形成された下部電極の表面を平坦化す
る第５の工程と、平坦化された基板、素子分離絶縁膜及
び下部電極の表面に酸化膜を形成する第６の工程と、容
量部の上に上部電極を、トランジスタ部の上にゲート電
極を形成する第７の工程と、前記上部電極とゲート電極
の上に層間絶縁膜を膜付けする第８の工程と、前記層間
絶縁膜を平坦化する第９の工程とから構成された事を特
徴とする半導体装置の製造方法である。
【０００９】
【発明の実施の形態】本発明の半導体装置は、上記した
様な従来技術に於ける問題点を解決する為、基板内に形
成された素子分離絶縁膜内に下部電極を埋設すると共
に、その上に容量酸化膜とゲート酸化膜が形成され、更
にその上に上部電極とゲート電極が形成され、夫々の電
極は層間絶縁膜で覆われたので、ＣＭＰ等の負荷を低く
押さえる事ができる。また、過剰エッチングやエッチン
グ不足を解消する事が出来る。
様な従来技術に於ける問題点を解決する為、基板内に形
成された素子分離絶縁膜内に下部電極を埋設すると共
に、その上に容量酸化膜とゲート酸化膜が形成され、更
にその上に上部電極とゲート電極が形成され、夫々の電
極は層間絶縁膜で覆われたので、ＣＭＰ等の負荷を低く
押さえる事ができる。また、過剰エッチングやエッチン
グ不足を解消する事が出来る。
【００１０】
【実施例】以下に、本発明に係る半導体装置の一具体例
の構成を図面を参照しながら詳細に説明する。即ち、図
１は、本発明の一実施の形態である半導体装置を示す要
部断面図である。ここで、半導体装置は、基板１０内に
形成された素子分離絶縁膜１１内に下部電極１２を埋設
する。また、素子分離絶縁膜１１が素子分離の機能を果
たすためには、標準の２．５Ｖ、１．８Ｖ動作のロジッ
クデバイスの場合、膜厚Ｂが最低２５００ 程度確保す
る必要がある。下部電極１２，素子分離絶縁膜１１、基
板１０の上面を平坦化した後に、厚さの等しい酸化膜を
形成する。ここで、酸化膜の内、上部電極１５と下部電
極１２の間に形成されたものを容量酸化膜１３といい、
ゲート電極１６と基板１０の間に形成されたものをゲー
ト酸化膜１４と言う。更にその上に上部電極１５とゲー
ト電極１６が形成され、夫々の電極は層間絶縁膜１７で
覆われている。
の構成を図面を参照しながら詳細に説明する。即ち、図
１は、本発明の一実施の形態である半導体装置を示す要
部断面図である。ここで、半導体装置は、基板１０内に
形成された素子分離絶縁膜１１内に下部電極１２を埋設
する。また、素子分離絶縁膜１１が素子分離の機能を果
たすためには、標準の２．５Ｖ、１．８Ｖ動作のロジッ
クデバイスの場合、膜厚Ｂが最低２５００ 程度確保す
る必要がある。下部電極１２，素子分離絶縁膜１１、基
板１０の上面を平坦化した後に、厚さの等しい酸化膜を
形成する。ここで、酸化膜の内、上部電極１５と下部電
極１２の間に形成されたものを容量酸化膜１３といい、
ゲート電極１６と基板１０の間に形成されたものをゲー
ト酸化膜１４と言う。更にその上に上部電極１５とゲー
ト電極１６が形成され、夫々の電極は層間絶縁膜１７で
覆われている。
【００１１】その後、層間絶縁膜１７を平坦化加工し、
コンタクトホールエッチング加工によって上部電極１５
及びゲート電極１６に到達するコンタクトホールが形成
される。この際、上部電極１５の上面の膜厚Ａと、ゲー
ト電極１６の上面の膜厚Ｃとが略等しいので、過剰エッ
チングによるダメージやエッチング不足を防止する事が
出来る。
コンタクトホールエッチング加工によって上部電極１５
及びゲート電極１６に到達するコンタクトホールが形成
される。この際、上部電極１５の上面の膜厚Ａと、ゲー
ト電極１６の上面の膜厚Ｃとが略等しいので、過剰エッ
チングによるダメージやエッチング不足を防止する事が
出来る。
【００１２】次に、本発明の半導体装置の製造方法につ
いて図２（ａ）〜（ｈ）に沿って説明する。先ず、図示
しない第１の工程では、基板１０上にフォトリソグラフ
技術によって、溝１８を形成する。また、第２の工程で
は、第１の工程によって形成された溝１８内に素子分離
絶縁膜１１を形成する（図２（ａ）参照）。
いて図２（ａ）〜（ｈ）に沿って説明する。先ず、図示
しない第１の工程では、基板１０上にフォトリソグラフ
技術によって、溝１８を形成する。また、第２の工程で
は、第１の工程によって形成された溝１８内に素子分離
絶縁膜１１を形成する（図２（ａ）参照）。
【００１３】第３の工程では、図２（ｂ）に示すように
素子分離絶縁膜１１の一部にフォトリソグラフ技術によ
って第１の工程より浅い溝１９を形成する。溝１９の底
から素子分離絶縁膜１１の底までの厚さＢは、２．５
Ｖ、１．８Ｖ動作のロジックデバイスで最低２５００
程度必要である。また、第４の工程では、図２（ｃ）に
示すように第３の工程で形成された溝１９に容量部の下
部電極１２を埋設形成する。更に、第５の工程では、基
板１０と第４の工程で形成された下部電極１２の表面を
均一になるようにＣＰＭ等で平坦化する。
素子分離絶縁膜１１の一部にフォトリソグラフ技術によ
って第１の工程より浅い溝１９を形成する。溝１９の底
から素子分離絶縁膜１１の底までの厚さＢは、２．５
Ｖ、１．８Ｖ動作のロジックデバイスで最低２５００
程度必要である。また、第４の工程では、図２（ｃ）に
示すように第３の工程で形成された溝１９に容量部の下
部電極１２を埋設形成する。更に、第５の工程では、基
板１０と第４の工程で形成された下部電極１２の表面を
均一になるようにＣＰＭ等で平坦化する。
【００１４】第６の工程では、平坦化された基板１０、
素子分離絶縁膜１１及び下部電極１２の上面に容量酸化
膜１３，ゲート酸化膜１４を形成する（図２（ｅ）参
照）。また、第７の工程では、図２（ｆ）に示すように
容量部の上に上部電極１５を、トランジスタ部の上にゲ
ート電極１６を形成する。
素子分離絶縁膜１１及び下部電極１２の上面に容量酸化
膜１３，ゲート酸化膜１４を形成する（図２（ｅ）参
照）。また、第７の工程では、図２（ｆ）に示すように
容量部の上に上部電極１５を、トランジスタ部の上にゲ
ート電極１６を形成する。
【００１５】第８の工程では、図２（ｇ）に示すように
前記上部電極１５とゲート電極１６の上に層間絶縁膜１
７を膜付けする。更に、第９の工程では、図２（ｈ）に
示すように前記層間絶縁膜１７をＣＰＭ等で平坦化す
る。平坦化した後に、コンタクトホールエッチング加工
をするべく、フォトリソグラフ技術によって、上部電極
１５及びゲート電極１６に到達するコンタクトホールが
形成される。
前記上部電極１５とゲート電極１６の上に層間絶縁膜１
７を膜付けする。更に、第９の工程では、図２（ｈ）に
示すように前記層間絶縁膜１７をＣＰＭ等で平坦化す
る。平坦化した後に、コンタクトホールエッチング加工
をするべく、フォトリソグラフ技術によって、上部電極
１５及びゲート電極１６に到達するコンタクトホールが
形成される。
【００１６】以上のように、本発明の半導体装置によれ
ば、その後の平坦化工程におけるＣＭＰ等の負荷を抑え
る事が出来る。また、コンタクトホールの加工時に、容
量部の上と、トランジスタ部の上の双方のエッチング作
用が同様に行われるので過剰エッチングによるダメージ
や、エッチング不足もなくすことが出来る
ば、その後の平坦化工程におけるＣＭＰ等の負荷を抑え
る事が出来る。また、コンタクトホールの加工時に、容
量部の上と、トランジスタ部の上の双方のエッチング作
用が同様に行われるので過剰エッチングによるダメージ
や、エッチング不足もなくすことが出来る
【００１７】尚、本発明は以上の実施例に限ることなく
本発明の技術思想に基づいて種々の設計変更が可能であ
る。
本発明の技術思想に基づいて種々の設計変更が可能であ
る。
【００１８】
【発明の効果】本発明は、上記した様な技術構成を採用
しているので、層間絶縁膜の膜付け直後における容量部
上とトランジスタ上の膜厚がほぼ等しい為、その後の平
坦化加工時、ＣＭＰ等の負荷を抑えることが出来る。ま
た、平坦化後も容量部上とトランジスタ上の膜厚がほぼ
等しいので、その後コンタクトホールエッチング加工時
においても容量上、トランジスタ上双方のエッチングが
同様に行われるので過剰エッチングによるダメージや、
エッチング不足もなくすことが出来る。
しているので、層間絶縁膜の膜付け直後における容量部
上とトランジスタ上の膜厚がほぼ等しい為、その後の平
坦化加工時、ＣＭＰ等の負荷を抑えることが出来る。ま
た、平坦化後も容量部上とトランジスタ上の膜厚がほぼ
等しいので、その後コンタクトホールエッチング加工時
においても容量上、トランジスタ上双方のエッチングが
同様に行われるので過剰エッチングによるダメージや、
エッチング不足もなくすことが出来る。
【図１】図１は、本発明の一実施の形態である半導体装
置を示す要部断面図である。
置を示す要部断面図である。
【図２】図２（ａ）〜（ｈ）は、本発明の半導体装置の
製造工程を説明面である。
製造工程を説明面である。
【図３】図３は、従来の一実施である半導体装置を示す
要部断面図である。
要部断面図である。
１０ 基板 １１ 素子分離絶縁膜 １２ 下部電極 １３ 容量酸化膜 １４ ゲート酸化膜 １５ 上部電極 １６ ゲート電極 １７ 層間絶縁膜 １８ 溝 １９ 溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/41
Claims (6)
- 【請求項１】 基板内に形成された素子分離絶縁膜内に
下部電極を埋設すると共に、その上に酸化膜が形成さ
れ、更にその上に上部電極と水平方向にずれた位置にゲ
ート電極が形成され、夫々の電極は層間絶縁膜で覆われ
たことを特徴とする半導体装置。 - 【請求項２】 前記上部電極の上面から層間絶縁膜の表
面までの距離と、ゲート電極の上面から層間絶縁膜の表
面までの距離が略等しいことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記下部電極の底部から素子分離絶縁膜
の底部までの寸法が２５００ 以上であることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記下部電極の上に形成された酸化膜の
内、上部電極と下部電極の間に形成された容量酸化膜
と、ゲート電極と基板の間に形成されたゲート酸化膜の
膜厚が略等しいことを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 基板上にフォトリソグラフ技術によっ
て、溝を形成する第１の工程と、第１の工程によって形
成された溝内に素子分離絶縁膜を形成する第２の工程
と、前記素子分離絶縁膜の一部にフォトリソグラフ技術
によって第１の工程より浅い溝を形成する第３の工程
と、該第３の工程で形成された溝に容量部の下部電極を
埋設形成する第４の工程と、基板と素子分離絶縁膜及び
第４の工程で形成された下部電極の表面を平坦化する第
５の工程と、平坦化された基板、素子分離絶縁膜及び下
部電極の表面に酸化膜を形成する第６の工程と、容量部
の上に上部電極を、トランジスタ部の上にゲート電極を
形成する第７の工程と、前記上部電極とゲート電極の上
に層間絶縁膜を膜付けする第８の工程と、前記層間絶縁
膜を平坦化する第９の工程とから構成された事を特徴と
する半導体装置の製造方法。 - 【請求項６】 前記層間絶縁膜を平坦化する第９の工程
は、ＣＭＰ（Chemical Mechanical Polishing）である
ことを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148480A JP2000340645A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置及びその製造方法 |
| CN 00109321 CN1275809A (zh) | 1999-05-27 | 2000-05-26 | 具有电容元件的半导体器件及其形成方法 |
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