JPS59228752A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59228752A JPS59228752A JP10452483A JP10452483A JPS59228752A JP S59228752 A JPS59228752 A JP S59228752A JP 10452483 A JP10452483 A JP 10452483A JP 10452483 A JP10452483 A JP 10452483A JP S59228752 A JPS59228752 A JP S59228752A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- substrate
- electrode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板上にキャパシタを有する半導体装置
に関する。
に関する。
従来はＮＭＯ３）ランジスタ構造で、ポリシリコンゲー
トと基板の間のゲート酸化膜を利用してキャパシタを作
成していた。この場合、空乏層による容量のため全体容
量の低下する領域ができるので、ディブレジョン形のｐ
Ｊ ｃ ｈ Ｍ ＯＳにすることにより、空乏層の厚さ
が最大になる領域を動作範囲まで移動させて使用してい
た。しかし、この場合では、容量が空乏層の厚さに依存
しているため、ある程度の変動がある。また他の回路に
ディブレジョン形のＭＯＳ Ｆ ＥＴがない場合は使用
しに（いという不便さをもつものであった。
トと基板の間のゲート酸化膜を利用してキャパシタを作
成していた。この場合、空乏層による容量のため全体容
量の低下する領域ができるので、ディブレジョン形のｐ
Ｊ ｃ ｈ Ｍ ＯＳにすることにより、空乏層の厚さ
が最大になる領域を動作範囲まで移動させて使用してい
た。しかし、この場合では、容量が空乏層の厚さに依存
しているため、ある程度の変動がある。また他の回路に
ディブレジョン形のＭＯＳ Ｆ ＥＴがない場合は使用
しに（いという不便さをもつものであった。
本発明の目的は、上記点を解消できるキャパシタ構造を
もつ半導体装置を提供することにあり、そのためキャパ
シタを半導体基板上に構成するようにし、その際、誘電
体として第１、第２のシリコン窒化膜を用いると共に、
そのシリコン窒化膜を、他の部位に形成されるＭＯ３素
子のパッシベーション膜と兼用させる構造としたもので
ある。
もつ半導体装置を提供することにあり、そのためキャパ
シタを半導体基板上に構成するようにし、その際、誘電
体として第１、第２のシリコン窒化膜を用いると共に、
そのシリコン窒化膜を、他の部位に形成されるＭＯ３素
子のパッシベーション膜と兼用させる構造としたもので
ある。
これにより、基板内の電位変化に影響されない安定した
キャパシタが得られ、かつ上記シリコン窒化膜の作成に
ＭＯ３素子に用いる既存のプロセスをそのまま利用でき
るという利点がある。
キャパシタが得られ、かつ上記シリコン窒化膜の作成に
ＭＯ３素子に用いる既存のプロセスをそのまま利用でき
るという利点がある。
以下、本発明を図に示す実施例により説明する。
第１図は半導体基板上に形成されたキャパシタ部分の断
面構造を示しており、第２図はその平面図である。図に
示すように半導体基板であるシリコン基板１上に形成さ
れたフィールド酸化膜２上にポリシリコンＩＩ！ｉ３が
形成され、この部分が引出し電極４Ａを介して接地しで
ある。またポリシリコン３の表面部分が酸化形成された
酸化膜５上に、第１のシリコン窒化膜６が形成されさら
にその膜６上に選択的に隣ガラス（ＰＳＧ）膜７が形成
され、その上に第２のシリコン窒化膜８が形成されてい
る。４Ａ、４ＢはＡ７！による電極である。
面構造を示しており、第２図はその平面図である。図に
示すように半導体基板であるシリコン基板１上に形成さ
れたフィールド酸化膜２上にポリシリコンＩＩ！ｉ３が
形成され、この部分が引出し電極４Ａを介して接地しで
ある。またポリシリコン３の表面部分が酸化形成された
酸化膜５上に、第１のシリコン窒化膜６が形成されさら
にその膜６上に選択的に隣ガラス（ＰＳＧ）膜７が形成
され、その上に第２のシリコン窒化膜８が形成されてい
る。４Ａ、４ＢはＡ７！による電極である。
ここで、キャパシタの構成として、一方の？Ｉｎ＋をポ
リシリコン膜３により構成して、その電極取出しを、各
膜５．６．８を貫通したコンタクト穴９を介してＡｌ電
極４Ａを取出し、また他方の電極はＡｌ電極４Ｂにより
行なうように構成しである。また誘電体としてシリコン
酸化膜５及び第１．２のシリコン窒化膜６．８により構
成するようにしており、その際シリコン窒化膜の誘電率
はシリコン膜の誘電率（片２〜９ Ｘ １０６Ｖ／ｃｍ
）の約倍あり、かつ絶縁耐圧も酸化膜と同じぐらいであ
る。従って、同じ膜厚でも２倍の容量が得られる。
リシリコン膜３により構成して、その電極取出しを、各
膜５．６．８を貫通したコンタクト穴９を介してＡｌ電
極４Ａを取出し、また他方の電極はＡｌ電極４Ｂにより
行なうように構成しである。また誘電体としてシリコン
酸化膜５及び第１．２のシリコン窒化膜６．８により構
成するようにしており、その際シリコン窒化膜の誘電率
はシリコン膜の誘電率（片２〜９ Ｘ １０６Ｖ／ｃｍ
）の約倍あり、かつ絶縁耐圧も酸化膜と同じぐらいであ
る。従って、同じ膜厚でも２倍の容量が得られる。
しかも、第１、第２のシリコン窒化膜６．８は第３図に
示ずようにＭＯ３素子の形成時においてＰＳＧ膜７より
の溶出を防止するために、このＰＳＧ膜７を包囲するた
めに用いる第１、第２のシリコンｌ１ｗ６．８、つまり
バンシベーション膜をそのまま利用でき、何ら工程を追
加する必要がない。
示ずようにＭＯ３素子の形成時においてＰＳＧ膜７より
の溶出を防止するために、このＰＳＧ膜７を包囲するた
めに用いる第１、第２のシリコンｌ１ｗ６．８、つまり
バンシベーション膜をそのまま利用でき、何ら工程を追
加する必要がない。
なお、第３図中１０．１１はソースとドレイン、１２は
ゲート部、１３はシリコン酸化膜である。
ゲート部、１３はシリコン酸化膜である。
以上の如く本発明によれば、キャパシタが基板上のポリ
シリコンと金属膜とで構成されており、基板内の電位変
化による容量への影響がない。このため安定したキャパ
シタが得られる。
シリコンと金属膜とで構成されており、基板内の電位変
化による容量への影響がない。このため安定したキャパ
シタが得られる。
なお、第３図によればＭＯＳＦＥＴは基板とゲートの絶
縁に酸化膜を使用している。また窒化膜は外部との絶縁
やＡｌの絶縁に用いているので、窒化膜の膜厚を変える
ことにより、ＭＯＳＦＥＴの特性を変えることなく容量
を変えることができる。
縁に酸化膜を使用している。また窒化膜は外部との絶縁
やＡｌの絶縁に用いているので、窒化膜の膜厚を変える
ことにより、ＭＯＳＦＥＴの特性を変えることなく容量
を変えることができる。
第Ｉ、２．３図は本発明の一実茄例を説明するためのも
ので、第１図と第２図はキャパシタ部分の断面図と平面
図、第３図は半導体基板の他の部分にあるＭＯ３素子の
断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ポリシリコン、４Ａ、４Ｂ・・・ＡｌｆｌＬ５・
・・シリコン酸化膜、６，８・・・第１、第２のシリコ
ン窒化膜、７・・・ＰＳＧＩＩＡ、９・・・コンタクト
穴。 代理人弁理士 岡 部 隆
ので、第１図と第２図はキャパシタ部分の断面図と平面
図、第３図は半導体基板の他の部分にあるＭＯ３素子の
断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ポリシリコン、４Ａ、４Ｂ・・・ＡｌｆｌＬ５・
・・シリコン酸化膜、６，８・・・第１、第２のシリコ
ン窒化膜、７・・・ＰＳＧＩＩＡ、９・・・コンタクト
穴。 代理人弁理士 岡 部 隆
Claims (1)
- 半導体基板のフィールド酸化股上に、第１の電極部とな
る所定形状のポリシリコン膜が形成され、このポリシリ
コン膜上に第１、第２のシリコン窒化膜が積層され、こ
のシリコン窒化膜上に第２の電極部となる金属膜が形成
されて、前記の；ｌ！ ポリシリコン膜、第１．２のシ
リコン窒化膜及び金属膜にてキャパシタが構成され、か
つ前記第１、第２のシリコン窒化膜が、前記半導体基板
上の他の部位に形成されたＭＯ３素子のバ・ノシベーシ
ョン膜からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10452483A JPS59228752A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10452483A JPS59228752A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59228752A true JPS59228752A (ja) | 1984-12-22 |
| JPS6347354B2 JPS6347354B2 (ja) | 1988-09-21 |
Family
ID=14382876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10452483A Granted JPS59228752A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4997794A (en) * | 1987-06-11 | 1991-03-05 | U.S. Philips Corporation | Method of making semiconductor device comprising a capacitor and a buried passivation layer |
| JPH03159166A (ja) * | 1989-11-08 | 1991-07-09 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
-
1983
- 1983-06-10 JP JP10452483A patent/JPS59228752A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4997794A (en) * | 1987-06-11 | 1991-03-05 | U.S. Philips Corporation | Method of making semiconductor device comprising a capacitor and a buried passivation layer |
| JPH03159166A (ja) * | 1989-11-08 | 1991-07-09 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347354B2 (ja) | 1988-09-21 |
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