JPS5963746A - 多層配線を有する半導体装置 - Google Patents
多層配線を有する半導体装置Info
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- JPS5963746A JPS5963746A JP13704183A JP13704183A JPS5963746A JP S5963746 A JPS5963746 A JP S5963746A JP 13704183 A JP13704183 A JP 13704183A JP 13704183 A JP13704183 A JP 13704183A JP S5963746 A JPS5963746 A JP S5963746A
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- film
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- insulating film
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- Pending
Links
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Landscapes
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層配線を有する半導体装置に関し、特にそ
の多層配線の構造に関するものである。
の多層配線の構造に関するものである。
半導体装置、特に集積回路の電極配線は、回路の大規模
化に伴ない多層配線構造分とる様になってきている。そ
こで、従来の多層配線形成方法では、次の様な工程をと
っている。すなわち、まず必要筒ｎ丁を除き絶縁膜で覆
われた半導体基板上に、一層目の配線金属を蒸着あるい
はスパッタリング等により被着し、エツチングにより金
属配線層を形成する。その後、気相成長法によりシリコ
ン酸化膜を、金属配線を含む基板全面に成長する。次に
、スルーホール部のシリコン酸化膜ヲエッチッグにより
取り除く。その上から基板全面に、二層目の配線金属を
蒸着あるいはスパッタリング等により被着し、エツチン
グにより金属配線層を形成する。
化に伴ない多層配線構造分とる様になってきている。そ
こで、従来の多層配線形成方法では、次の様な工程をと
っている。すなわち、まず必要筒ｎ丁を除き絶縁膜で覆
われた半導体基板上に、一層目の配線金属を蒸着あるい
はスパッタリング等により被着し、エツチングにより金
属配線層を形成する。その後、気相成長法によりシリコ
ン酸化膜を、金属配線を含む基板全面に成長する。次に
、スルーホール部のシリコン酸化膜ヲエッチッグにより
取り除く。その上から基板全面に、二層目の配線金属を
蒸着あるいはスパッタリング等により被着し、エツチン
グにより金属配線層を形成する。
この様にして形成された二層配線構造は、一層目の金属
配線の上に気相成長によるシリコン酸化膜等の絶縁膜が
、スルーホール部を除き存在し、更にその上に二層目の
金属配線層が存在するものである。この様は配線構造で
は、次の様な欠点が存在する。すなわち、二層目の配線
が一層目の配線と交差する箇所では、一層目の配線によ
る段差が大きい為、気相成長によるシリコン酸化膜が着
いた状態でもその段部は鋭く、二層目の配線金属層を被
着する際に段部の膜厚が薄くなシ、かつエツチングする
際にこの段部で断線（オープン）になりやすい。
配線の上に気相成長によるシリコン酸化膜等の絶縁膜が
、スルーホール部を除き存在し、更にその上に二層目の
金属配線層が存在するものである。この様は配線構造で
は、次の様な欠点が存在する。すなわち、二層目の配線
が一層目の配線と交差する箇所では、一層目の配線によ
る段差が大きい為、気相成長によるシリコン酸化膜が着
いた状態でもその段部は鋭く、二層目の配線金属層を被
着する際に段部の膜厚が薄くなシ、かつエツチングする
際にこの段部で断線（オープン）になりやすい。
本発明の目的は、前述した様な従来の方法に於ける欠点
を解決した多層配線構造を有する半導体装置を提供する
ことにある。
を解決した多層配線構造を有する半導体装置を提供する
ことにある。
本発明の特徴は、半導体基板の一生表面上に第１層の金
属層ｍ層が設けられ、さらに絶縁膜を介して金２層の金
属配線層が設けられた多層配線を有する半導体装置にお
いて、この絶縁膜の表面かなめらかになっていて、それ
によって第２層の金属配線層の４切れが発生しないこと
である。この絶縁膜は、第１層目の絶縁膜とその上にシ
リコン液が塗布、焼成された第２層目の絶縁膜とによっ
て実現される。
属層ｍ層が設けられ、さらに絶縁膜を介して金２層の金
属配線層が設けられた多層配線を有する半導体装置にお
いて、この絶縁膜の表面かなめらかになっていて、それ
によって第２層の金属配線層の４切れが発生しないこと
である。この絶縁膜は、第１層目の絶縁膜とその上にシ
リコン液が塗布、焼成された第２層目の絶縁膜とによっ
て実現される。
この構造の場合、塗布法によるシリコン酸化膜は段部に
テーパー状に着く性質かある為、段部をなだらかにする
効果かおり、二層目の配線金趙をエツチングする際に段
部でのオープンを防止することか出来る。
テーパー状に着く性質かある為、段部をなだらかにする
効果かおり、二層目の配線金趙をエツチングする際に段
部でのオープンを防止することか出来る。
以下、図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｇ）は、各々従来の多層配線を有する
半導体装置の製造工程を示す断面図でおる。まず、シリ
コン基板１上の酸化膜２に部分的に電極導出部の為の孔
を開け（第１図（ａ） ） 、アルミニウム等の金属被
膜３を蒸着又はスパッタリング等によって形成しく第１
図（ｂ） ） １次にアルミニウム膜３の表面にフォト
レジスト膜４のパターンを通常のフォトレジスト工程を
経て形成しく第１図（Ｃ） ） 、エツチングによりフ
ォトレジスト膜４で横われている部分以外のアルミニウ
ム膜を除去する（第１図（ｄ））。次に基板表面全面に
、シラン（，８ｉＨ４）と酸素の気相成長によりシリコ
ン酸比膜５を成長する（ｇｉ図（ｅ））。スルーホール
部のシリコン酸化膜を、フォトレジスト＋ｉｉＡ ｋ保
護膜としてエツチングすることによりアルミニウム表面
を露出させる（第１図（ｆ））。
半導体装置の製造工程を示す断面図でおる。まず、シリ
コン基板１上の酸化膜２に部分的に電極導出部の為の孔
を開け（第１図（ａ） ） 、アルミニウム等の金属被
膜３を蒸着又はスパッタリング等によって形成しく第１
図（ｂ） ） １次にアルミニウム膜３の表面にフォト
レジスト膜４のパターンを通常のフォトレジスト工程を
経て形成しく第１図（Ｃ） ） 、エツチングによりフ
ォトレジスト膜４で横われている部分以外のアルミニウ
ム膜を除去する（第１図（ｄ））。次に基板表面全面に
、シラン（，８ｉＨ４）と酸素の気相成長によりシリコ
ン酸比膜５を成長する（ｇｉ図（ｅ））。スルーホール
部のシリコン酸化膜を、フォトレジスト＋ｉｉＡ ｋ保
護膜としてエツチングすることによりアルミニウム表面
を露出させる（第１図（ｆ））。
次に基板全面にアルミニウム１１６を蒸着あるいはスパ
ッタリング等により被着し、一層目と同様にエツチング
により配線層を形成し、工程を終了する（第１図（ｇ）
）。このような構造では、シリコン酸化膜５にするどい
段部か出来てアルミニウム膜６が断線しやすい。
ッタリング等により被着し、一層目と同様にエツチング
により配線層を形成し、工程を終了する（第１図（ｇ）
）。このような構造では、シリコン酸化膜５にするどい
段部か出来てアルミニウム膜６が断線しやすい。
次に本発明の実７１！１例について説明する。第２図（
ａ）〜（ｊ）は、各々本実施例を示す工程順断面図であ
る。まず、シリコン基＆１の上の醜化膜２に部分的に電
極導出部の為の窓を開け（第２図（ａ） ） 、アルミ
ニウム膜３を蒸着又はスパッタリング等罠よって形成し
く第２図（ｂ） ”） 、次にアルミニウム膜３の表面
にフォトレジスト膜４のパターンを通常のフォトレジス
ト工程を経て形成しく第２図（Ｃ））、エツチングによ
りフォトレジスト膜４で覆われている部分以外のアルミ
ニウム膜３を除去する（第２図（ｄ））。次に基板１の
裏面より電極をとり、配線パターンの形成されたアルミ
ニウム膜３の表面を陽極酸化によりノリアーなアルミナ
膜１１に変換スる（第２図（ｅ））。スルーホール部の
アルミナ膜をフォトレジスト膜を保護膜としてエツチン
グすることによりアルミニウム表面を露出する（第２図
（ｆ））。
ａ）〜（ｊ）は、各々本実施例を示す工程順断面図であ
る。まず、シリコン基＆１の上の醜化膜２に部分的に電
極導出部の為の窓を開け（第２図（ａ） ） 、アルミ
ニウム膜３を蒸着又はスパッタリング等罠よって形成し
く第２図（ｂ） ”） 、次にアルミニウム膜３の表面
にフォトレジスト膜４のパターンを通常のフォトレジス
ト工程を経て形成しく第２図（Ｃ））、エツチングによ
りフォトレジスト膜４で覆われている部分以外のアルミ
ニウム膜３を除去する（第２図（ｄ））。次に基板１の
裏面より電極をとり、配線パターンの形成されたアルミ
ニウム膜３の表面を陽極酸化によりノリアーなアルミナ
膜１１に変換スる（第２図（ｅ））。スルーホール部の
アルミナ膜をフォトレジスト膜を保護膜としてエツチン
グすることによりアルミニウム表面を露出する（第２図
（ｆ））。
次に基板表面全面にシラン（８ｉＨ４）と酸素の気相成
長によりシリコン酸化膜１２を成長する（第２図（Ｐ）
）。続いてシリコン塗布液（０，Ｃ０Ｄ、塗布散剤；東
京応化工業社製）を塗布し、それを段階的に加熱し焼き
しめシリコン酸化膜１３に変換する（第２図（ｈ））。
長によりシリコン酸化膜１２を成長する（第２図（Ｐ）
）。続いてシリコン塗布液（０，Ｃ０Ｄ、塗布散剤；東
京応化工業社製）を塗布し、それを段階的に加熱し焼き
しめシリコン酸化膜１３に変換する（第２図（ｈ））。
すなわち最初１５０℃程度で溶剤類を揮散させ、次に２
００〜４５０℃で焼きしめる。
００〜４５０℃で焼きしめる。
スルーホール部の二層のシリコン酸化［を、フォトレジ
スト族を、保護膜としてエツチングすることによりアル
ミニウム表面を露出させる（第２図（ｉ））。次に基板
全面にアルミニウム７を蒸着あるいはスパッタリング等
により被着し、一層目と同様にエツチングにより配線層
を形成し、工程を終了する（第２図（ｊ））。
スト族を、保護膜としてエツチングすることによりアル
ミニウム表面を露出させる（第２図（ｉ））。次に基板
全面にアルミニウム７を蒸着あるいはスパッタリング等
により被着し、一層目と同様にエツチングにより配線層
を形成し、工程を終了する（第２図（ｊ））。
なお、本実施例では二層配線の場合について述べている
が、これを更に重ねて多層にすることも可能である。ま
た、シリコン酸化膜、アルミニウム膜、アルミナ膜等の
エツチングは、化学エッチフグ法あるいは物理的エツチ
ング法のどちらを使用してもかまわない。
が、これを更に重ねて多層にすることも可能である。ま
た、シリコン酸化膜、アルミニウム膜、アルミナ膜等の
エツチングは、化学エッチフグ法あるいは物理的エツチ
ング法のどちらを使用してもかまわない。
第１図（ａ）〜（ｇ）は各々従来の二層配線ケ形成した
半導体装置の製造工程を示す工程順部分断面図、第２図
（ａ）〜（ｊ）は各々本発明実施例の二層配線を形成し
た半導体装置の製造工程を示す工程順部分断面図である
。 なお図において、１・・・・・・シリコン基板、２・・
・・・・酸化膜、３・・・・・・金属被膜（一層目）、
４・・・・・・フォトレジスト膜、５，１２・・・・・
・気相成長によるシリコン酸化膜、６，７・・・・・・
金属被膜（二層目）、１１・・・・・・金属陽極酸化被
膜、１３・・・・・・シリコン酸化膜塗布液によるシリ
コン酸化膜、である。 （ｄ）
（１ン第１図
半導体装置の製造工程を示す工程順部分断面図、第２図
（ａ）〜（ｊ）は各々本発明実施例の二層配線を形成し
た半導体装置の製造工程を示す工程順部分断面図である
。 なお図において、１・・・・・・シリコン基板、２・・
・・・・酸化膜、３・・・・・・金属被膜（一層目）、
４・・・・・・フォトレジスト膜、５，１２・・・・・
・気相成長によるシリコン酸化膜、６，７・・・・・・
金属被膜（二層目）、１１・・・・・・金属陽極酸化被
膜、１３・・・・・・シリコン酸化膜塗布液によるシリ
コン酸化膜、である。 （ｄ）
（１ン第１図
Claims (1)
- 半導体基板の一主表面上に第１層の金属配線層が設けら
れ、該第１層の金属配線上および前記−主表面上に絶縁
膜を介して第２層の金属配線層が設けられた半導体装置
において、前記絶縁膜は第１の絶縁膜と該第１の絶縁膜
上にシリコン塗布液が塗布され焼きしめられて形成され
たシリコン酸化膜から成る第２の絶縁膜とを含んで構成
され、該第２の絶縁膜は該第１の絶縁膜の段部をなめら
かにする形状であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13704183A JPS5963746A (ja) | 1983-07-27 | 1983-07-27 | 多層配線を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13704183A JPS5963746A (ja) | 1983-07-27 | 1983-07-27 | 多層配線を有する半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8980876A Division JPS5315088A (en) | 1976-07-27 | 1976-07-27 | Multilayer wiring structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963746A true JPS5963746A (ja) | 1984-04-11 |
Family
ID=15189476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13704183A Pending JPS5963746A (ja) | 1983-07-27 | 1983-07-27 | 多層配線を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849611A (en) * | 1992-02-05 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a taper shaped contact hole by oxidizing a wiring |
-
1983
- 1983-07-27 JP JP13704183A patent/JPS5963746A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849611A (en) * | 1992-02-05 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a taper shaped contact hole by oxidizing a wiring |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6476447B1 (en) | 1992-02-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device including a transistor |
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