JP2010103140A - 容量素子及びその製造方法、並びに電気光学装置 - Google Patents
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Abstract
【解決手段】容量絶縁膜(520)は、高誘電率を有する誘電体膜(521)と、当該誘電体膜(521)よりエッチングレートが低い保護膜(522)とから構成されているため、容量絶縁膜(520)がエッチング処理によってパターニングされた際に、誘電体膜521が過剰にエッチングされることがなく、所定の形状にパターニングされる。したがって、エッチング液に対する耐性が低い誘電体材料を用いて誘電体膜(521)を構成した場合でも、容量素子(500)の容量値を高い値に設定することが可能である。
【選択図】図2
Description
先ず、図1乃至図4を参照しながら、本発明に係る容量素子及びその製造方法の一実施形態を説明する。図1は、本実施形態に係る容量素子の構成を示した平面図であり、図2は、図1のII−II´断面図である。図3及び図4は、本実施形態に係る容量素子の製造方法における主要な工程を順に示した工程断面図である。
次に、図9乃至図15を参照しながら、上述の容量素子500等と同様の構成を有する容量素子を保持容量として備えた電気光学装置の一例である液晶装置の構成を説明する。
先ず、図9乃至図11を参照しながら、本実施形態に係る液晶装置の全体構成を説明する。図9は、対向基板側から見た液晶装置の平面図であり、図10は、図1のII−II´断面図である。
次に、図11を参照しながら、液晶装置1の画像表示領域10aにおける回路構成を説明する。図11は、液晶装置1の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。
次に、図12乃至図15を参照しながら、液晶装置1の画素部の具体的な構成を説明する。図12乃至図14は、TFTアレイ基板10上の画素部に係る部分構成を表す平面図である。図12及び図13の夫々は、後述する積層構造のうち下層部分(図12)と上層部分(図13)に相当する。図14は、積層構造(尚、ここでいう積層構造を容量素子における積層構造とは別の構造を指す。)を拡大した平面図であり、図12及び図13を相互に重ね合わせた平面図である。図15は、図12及び図13を相互に重ね合わせた平面構造におけるXV−VV´線断面図である。尚、図15では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材毎に縮尺を異ならしめてある。
第1層は、走査線11aで構成されている。走査線11aは、図12のX方向に沿って延びる本線部と、データ線6aが延在する図12中のY方向に延びる突出部とからなる形状にパターニングされている。走査線11aは、例えば導電性ポリシリコンからなり、その他にもチタン(Ti)、クロム(Cr)、タングステン(W)、タンタル(Ta)、モリブデン(Mo)等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド又はこれらの積層体等により形成することができる。本実施形態では特に、走査線11aは、TFT30の下層側に、チャネル領域1a´に対向する領域を含むように配置された導電膜である。したがって、走査線11aは、TFTアレイ基板10における裏面反射や、液晶装置をライトバルブとして用いて複板式のプロジェクタを構築した場合に、他の液晶装置から発せられプリズム等の合成光学系を突き抜けてくる光等の戻り光について、チャネル領域1a´を下層側から遮光できる。
第2層は、TFT30を含んで構成されている。TFT30は、例えばLDD(Lightly Doped Drain)構造とされ、ゲート電極3a、半導体層1a、ゲート電極3aと半導体層1aを絶縁するゲート絶縁膜を含んだ絶縁膜2を備えている。ゲート電極3aは、例えば導電性ポリシリコンで形成される。半導体層1aは、例えばポリシリコンからなり、チャネル領域1a´、低濃度ソース領域1b及び低濃度ドレイン領域1c、並びに高濃度ソース領域1d及び高濃度ドレイン領域1eからなる。尚、TFT30は、LDD構造を有しているほうが好ましいが、低濃度ソース領域1b、低濃度ドレイン領域1cに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極3aをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域及び高濃度ドレイン領域を形成する自己整合型のTFTであってもよい。
第3層は、データ線6a及び中継層600を含んで構成されている。
第4層は、保持容量70を含んで構成されている。保持容量70は、上電極である容量電極300と下電極71とが、容量絶縁膜75を介して対向配置された構成となっている。容量絶縁膜75は、誘電率が高い誘電体膜75aと、誘電体膜75aよりエッチングレートが低い保護膜75bとが積層された構造を有している。コンタクトホール84は、誘電体膜75aのうち保護膜75bに重ならない部分をエッチングすることによって穴部が形成された後に形成されている。容量電極300の延在部は、第2層間絶縁膜42を貫通するコンタクトホール84を介して、中継層600と電気的に接続されている。
第4層の全面には第3層間絶縁膜43が形成され、更にその上に、第5層として画素電極9aが形成されている。第3層間絶縁膜43は、例えばNSGによって形成されている。その他、第3層間絶縁膜43には、PSG、BSG、BPSG等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第3層間絶縁膜43の表面は、第2層間絶縁膜42と同様にCMP等の平坦化処理がなされている。
Claims (6)
- 基板上に設けられた下側導電部上において前記下側導電部に重なるように形成された下地膜の上層側に延びる下電極と、
(i)前記下電極上に形成された誘電体膜、及び(ii)前記誘電体膜上に形成され、且つ前記誘電体膜よりエッチングレートが低い保護膜を有する容量絶縁膜と、
前記容量絶縁膜上に形成され、且つ前記下電極よりサイズが大きい上電極とを備え、
前記上電極及び前記下側導電部は、前記容量絶縁膜を部分的に除去することによって前記下地膜から露出する接続部を介して相互に電気的に接続されていること
を特徴とする容量素子。 - 前記下電極、前記容量絶縁膜及び前記上電極が順に積層されてなる積層構造が占める一の領域の外側の領域において、前記容量絶縁膜及び前記下電極間に形成された層間絶縁膜とを備えたこと
を特徴とする容量素子。 - 基板上に設けられた下側導電部上において前記下側導電部に重なる下地膜の上層側に延びる下電極を形成する第1工程と、
前記下電極上に誘電体膜を形成した後、該誘電体膜上に前記誘電体膜よりエッチングレートが低い保護膜を形成する第2工程と、
前記誘電体膜の平面形状が所定の形状になるように、前記保護膜上から前記誘電体膜をエッチングすることによって前記誘電体膜のうち前記保護膜に重ならない部分を除去する第3工程と、
前記容量絶縁膜上に前記下電極よりサイズが大きい上電極を形成する第4工程とを備え、
前記第4工程において、前記下地膜から露出する接続部に前記上電極が重なるように前記上電極を形成することによって、前記接続部を介して前記上電極及び前記下側導電部を相互に電気的に接続すること
を特徴とする容量素子の製造方法。 - 前記第2工程に先んじて、前記下電極、前記容量絶縁膜及び前記上電極が順に積層されることによって形成されるべき積層構造が占める一の領域の外側の領域において、前記容量絶縁膜及び前記下電極間に層間絶縁膜を形成する第5工程と
を備えたことを特徴とする容量素子の製造方法。 - 前記第5工程において、前記一の領域に重なるように前記絶縁膜を形成した後、該絶縁膜のうち前記一の領域に重なる部分を除去することによって前記層間絶縁膜を形成すること
を特徴とする請求項4に記載の容量素子の製造方法。 - 請求項1又2に記載の容量素子を、画素電極に電気的に接続された蓄積容量として備えたこと
を特徴とする電気光学装置。
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