JP2010103140A - 容量素子及びその製造方法、並びに電気光学装置 - Google Patents

容量素子及びその製造方法、並びに電気光学装置 Download PDF

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Abstract

【課題】例えば、過剰にエッチングされることなく、且つ所定の形状にパターニングされた誘電体膜を有する容量素子を提供する。
【解決手段】容量絶縁膜(520)は、高誘電率を有する誘電体膜(521)と、当該誘電体膜(521)よりエッチングレートが低い保護膜(522)とから構成されているため、容量絶縁膜(520)がエッチング処理によってパターニングされた際に、誘電体膜521が過剰にエッチングされることがなく、所定の形状にパターニングされる。したがって、エッチング液に対する耐性が低い誘電体材料を用いて誘電体膜(521)を構成した場合でも、容量素子(500)の容量値を高い値に設定することが可能である。
【選択図】図2

Description

本発明は、例えば、容量素子、及びその製造方法、並びにそのような容量素子を保持容量として備えた液晶装置等の電気光学装置の技術分野に関する。
この種の電気光学装置の一例である液晶装置では、画素電極に供給される画像信号を一時的に保持する保持容量が各画素部に対応して設けられる。このような保持容量は、一対の容量電極と、これら容量電極間に介在する誘電体膜とから構成されている。一対の容量電極は、基板上において保持容量が形成された層と異なる層に設けられた配線部に電気的に接続されており、基板上の回路部の一部を構成している。特許文献1には、液晶装置において、基板上で相互に異なる層を電気的に接続するコンタクトホールを形成する工程を省略し、液晶装置の製造プロセスの効率を高める技術が開示されている。
また、一対の容量電極のうち下電極より上側に形成された上電極と、保持容量の下層側に形成された配線部とを相互に電気的に接続する場合、一対の容量電極間に介在する誘電体膜は、例えば、酸性のエッチング液等を用いて所定の形状にパターニングされる。
特開2008−058578号公報
しかしながら、酸性のエッチング液を用いて誘電体膜をエッチングした場合、誘電体膜が容易にエッチングされてしまい、所定の形状に誘電体膜をパターニングすることが困難になる。例えば、保持容量の容量値を高めることを目的として、アルミナ等の誘電体膜を形成した場合、アルミナ等の誘電体膜は低温で成膜でき、且つリーク電流が低い良質の誘電体膜を構成可能であるが、酸性のエッチング液で容易にエッチングされてしまう。したがって、誘電体膜の電気的に特性を向上させることが可能な誘電体材料を用いて誘電体膜を構成したとしても、保持容量を形成する形成プロセスでパターニングが困難になるという問題点が生じてしまうことになる。
また、このような問題点は、液晶装置の画素部毎に設けられる保持容量だけでなく、一対の容量電極の一方である上電極と、当該容量素子の下層側に設けられた導電部を電気的に接続されてなる容量素子についても、同様に起こり得る問題点でもある。
よって、本発明は上記問題点等に鑑みてなされたものであり、例えば、過剰にエッチングされることなく、且つ所定の形状にパターニングされた誘電体膜を有する容量素子、及びその製造方法、並びに、そのような容量素子を保持容量として備えた電気光学装置を提供することを課題とする。
本発明に係る容量素子は上記課題を解決するために、基板上に設けられた下側導電部上において前記下側導電部に重なるように形成された下地膜の上層側に延びる下電極と、(i)前記下電極上に形成された誘電体膜、及び(ii)前記誘電体膜上に形成され、且つ前記誘電体膜よりエッチングレートが低い保護膜を有する容量絶縁膜と、前記容量絶縁膜上に形成され、且つ前記下電極よりサイズが大きい上電極とを備え、前記上電極及び前記下側導電部は、前記容量絶縁膜を部分的に除去することによって前記下地膜から露出する接続部を介して相互に電気的に接続されている。
本発明に係る容量素子によれば、基板上には配線層等の下側導電部が形成されており、その上に絶縁膜等の下地膜が形成されている。下電極は、ポリシリコン等の半導体層、或いは、金属膜から構成されており、下地膜の上層側において下側導電部に重なるように下地膜上に延びている。
容量絶縁膜は、前記下電極上に形成されたアルミナ層等の誘電体膜と、前記誘電体膜上に形成され、且つ前記誘電体膜よりエッチングレートが低いハフニウム(Hf)系材料から構成された保護膜を有している。ハフニウム系材料とは、ハフニウムを含んでなる材料を意味し、例えば、アルミナの誘電率より約4倍高い誘電率を有するハフニウム酸化物等の酸化物が用いられる。このような保護膜は、アルミナ等の誘電体膜より相対的に酸性のエッチング液に対するエッチングレートが低い、言い換えれば、エッチング液に対する耐性が高い材料であり、容量素子を形成する形成プロセスにおいて、誘電体膜を所定の形状にパターニングする際に、誘電体膜が過剰にエッチングされないように、当該誘電体膜を保護する。
上電極は、前記容量絶縁膜上に形成され、且つ前記下電極よりサイズが大きい導電膜であり、例えば、下電極と同様の導電材料を用いて構成されている。
前記上電極及び前記下側導電部は、前記容量絶縁膜を部分的に除去することによって前記下地膜から露出する接続部を介して相互に電気的に接続されている。ここで、既に述べたように、容量絶縁膜は、高誘電率を有する誘電体膜と、当該誘電体膜よりエッチングレートが低い保護膜とから構成されているため、容量絶縁膜がエッチング処理によってパターニングされた際に、誘電体膜が過剰にエッチングされることがなく、所定の形状にパターニングされる。したがって、誘電体膜が所定の形状となるように容量絶縁膜を部分的に除去することによって、接続部を下地膜から露出させることが可能であり、上電極及び下層側導電部が相互に電気的に接続されることによって容量素子は下層側導電部と電気的に相互に接続される。加えて、本発明に係る容量素子によれば、エッチング液に対する耐性が低い誘電体材料を用いて誘電体膜を構成した場合でも、容量素子の容量値を高い値に設定することが可能である。
本発明に係る容量素子の一の態様では、前記下電極、前記容量絶縁膜及び前記上電極が順に積層されてなる積層構造が占める一の領域の外側の領域において、前記容量絶縁膜及び前記下電極間に形成された層間絶縁膜とを備えていてもよい。
この態様によれば、エッチング処理によって容量絶縁膜をパターニングする際に、下電極がエッチングされないように、層間絶縁膜で下電極を保護することが可能である。積層構造とは、容量素子のうち実質的に容量として機能する素子部分をいう。したがって、実質的に容量として機能する部分以外の部分として層間絶縁膜が形成されていたとしても、容量素子の電気的に特性、言い換えれば、容量値を低下させることはない。
本発明に係る容量素子の製造方法は上記課題を解決するために、基板上に設けられた下側導電部上において前記下側導電部に重なる下地膜の上層側に延びる下電極を形成する第1工程と、前記下電極上に誘電体膜を形成した後、該誘電体膜上に前記誘電体膜よりエッチングレートが低い保護膜を形成する第2工程と、前記誘電体膜の平面形状が所定の形状になるように、前記保護膜上から前記誘電体膜をエッチングすることによって前記誘電体膜のうち前記保護膜に重ならない部分を除去する第3工程と、前記容量絶縁膜上に前記下電極よりサイズが大きい上電極を形成する第4工程とを備え、前記第4工程において、前記下地膜から露出する接続部に前記上電極が重なるように前記上電極を形成することによって、前記接続部を介して前記上電極及び前記下側導電部を相互に電気的に接続する。
本発明に係る容量素子の製造方法によれば、第1工程において、基板上に予め設けられた下側導電部上において前記下側導電部に重なる下地膜の上層側に延びる下電極を形成する。下電極は、通常の半導体製造プロセスで使用可能なCVD、或いはPVD等の膜方法を用いて形成される。
第2工程では、前記下電極上に、アルミナ膜等の誘電体膜を形成した後、該誘電体膜上に前記誘電体膜よりエッチングレートが低いハフニウム酸化物等の保護膜を形成する。
第3工程では、前記誘電体膜の平面形状が所定の形状になるように、前記保護膜上から前記誘電体膜をエッチングすることによって前記誘電体膜のうち前記保護膜に重ならない部分を除去する。したがって、誘電体膜が保護膜によって保護され、例えば、誘電体膜が過剰にエッチングされることなく、所定の平面形状にパターニングされる。
第4工程では、前記容量絶縁膜上に前記下電極よりサイズが大きい上電極を形成すると共に、前記下地膜から露出する接続部に前記上電極が重なるように前記上電極を形成することによって、前記接続部を介して前記上電極及び前記下側導電部を相互に電気的に接続する。これにより、上電極及び下層側導電部を相互に電気的に接続することができ、下層側導電部に電気的に接続された容量素子を基板上に形成できる。
したがって、本発明に係る容量素子の製造方法によれば、上述の容量素子と同様に、容量値が高い容量素子を基板上に形成できると共に、当該容量素子を下層側導電部に電気的に接続することが可能である。
本発明に係る容量素子の製造方法の一の態様では、前記第2工程に先んじて、前記下電極、前記容量絶縁膜及び前記上電極が順に積層されることによって形成されるべき積層構造が占める一の領域の外側の領域において、前記容量絶縁膜及び前記下電極間に層間絶縁膜を形成する第5工程を備えていてもよい。
この態様によれば、エッチング処理によって容量絶縁膜をパターニングする際に、下電極がエッチングされないように、層間絶縁膜で下電極を保護することが可能である。加えて、この態様によれば、実質的に容量として機能する部分以外の部分として層間絶縁膜が形成されていたとしても、容量素子の電気的に特性、言い換えれば、容量値を低下させることはない。
この態様では、前記第5工程において、前記一の領域に重なるように前記絶縁膜を形成した後、該絶縁膜のうち前記一の領域に重なる部分を除去することによって前記層間絶縁膜を形成してもよい。
この態様によれば、容量素子のうち実質的な容量として機能する部分を作りこむための領域を確保しつつ、層間絶縁膜を形成することが可能である。
本発明に係る電気光学装置は上記課題を解決するために、上述した容量素子を、画素電極に電気的に接続された蓄積容量として備えている。
本発明に係る電気光学装置によれば、上述した容量素子を備えているため、当該電気光学装置の動作時において、各画素部に供給された画像信号に応じて設定される画素電極電位を一定期間保持することが可能であり、その表示性能を高めることが可能である。
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
以下、図面を参照しながら、本発明に係る容量素子、及びその製造方法、並びに、そのような容量素子を保持容量として備えた電気光学装置の各実施形態を説明する。
<1:容量素子及びその製造方法>
先ず、図1乃至図4を参照しながら、本発明に係る容量素子及びその製造方法の一実施形態を説明する。図1は、本実施形態に係る容量素子の構成を示した平面図であり、図2は、図1のII−II´断面図である。図3及び図4は、本実施形態に係る容量素子の製造方法における主要な工程を順に示した工程断面図である。
図1及び図2において、容量素子500は、下電極510、容量絶縁膜520、及び上電極530を備えて構成されている。
下電極510は、基板570上に設けられた配線層等の下側導電部580上において下側導電部580に重なるように形成されており、絶縁材料で構成された下地膜560の上層側に延びている。下地膜560は、例えば、ポリシリコン等の半導体層、或いは、金属膜から構成されている。
容量絶縁膜520は、下電極510上に形成されたアルミナ層等の誘電体膜521と、誘電体膜521上に形成され、且つ誘電体膜521よりエッチングレートが低いハフニウム(Hf)系材料から構成された保護膜522とが相互に積層された構造を有している。保護膜522は、アルミナ等の誘電体膜より相対的に酸性のエッチング液に対するエッチングレートが低い、言い換えれば、エッチング液に対する耐性が高い材料で構成されている。したがって、保護膜522によれば、容量素子500を形成する形成プロセスにおいて、誘電体膜521を所定の形状にパターニングする際に、誘電体膜521が過剰にエッチングされないように、誘電体膜521を保護可能である。加えて、ハフニウム系材料からなる保護膜522の誘電率は、アルミナ等の誘電体膜521の誘電率より約4倍高いため、アルミナ等の誘電体を一枚だけ設ける場合に比べて、容量素子500の容量値を高く設定することが可能である。
上電極530は、容量絶縁膜520上に形成され、且つ下電極510よりサイズが大きい導電膜であり、例えば、下電極510と同様の導電材料を用いて構成されている。
上電極530及び下側導電部580は、容量絶縁膜520のうち誘電体膜521を部分的に除去することによって下地膜560から露出する、本発明の「接続部」の一例であるコンタクトホール550を介して相互に電気的に接続されている。
ここで、既に述べたように、容量絶縁膜520は、高誘電率を有する誘電体膜521と、当該誘電体膜521よりエッチングレートが低い保護膜522とから構成されているため、容量絶縁膜520がエッチング処理によってパターニングされた際に、誘電体膜521が過剰にエッチングされることがなく、所定の形状にパターニングされる。したがって、誘電体膜521が所定の形状となるように当該誘電体膜521を部分的に除去することによって、コンタクトホール570を下地膜560から露出させることが可能であり、上電極530及び下層側導電部580が相互に電気的に接続されることによって容量素子500は下層側導電部580と電気的に相互に接続される。加えて、容量素子500によれば、エッチング液に対する耐性が低い誘電体材料を用いて誘電体膜521を構成した場合でも、容量素子500の容量値を高い値に設定することが可能である。
次に、図3及び図4を参照しながら、容量素子500の製造方法の主要な工程を順に説明する。尚、以下では、上述の容量素子500の共通する部分に共通の参照符号を付し、その詳細な説明を省略する。
図3(a)に示すように、下電極形成工程において、基板570上に設けられた下側導電部580上において下側導電部580に重なる下地膜560の上層側に延びる下電極510を形成する。下側導電部580は、下地膜560を形成するに先んじて予め基板570上に形成されている。下電極510は、通常の半導体製造プロセスで使用可能なCVD、或いはPVD等の膜方法を用いて形成可能である。
次に、図3(b)に示すように、保護膜形成工程において、下電極510上に誘電体膜521aを形成した後、該誘電体膜521a上に誘電体膜521aよりエッチングレートが低い保護膜522を形成する。ここで、誘電体膜521aのうち、下電極510の重なる部分が、容量絶縁膜520の一部である誘電体膜521を構成する。誘電体膜521aは、例えば、アルミナ膜等の誘電率材料を用いて構成されており、保護膜522は、誘電体膜521aよりエッチングレートが低いハフニウム酸化物等の酸化物で構成されている。
次に、図4(c)に示すように、エッチング処理工程では、誘電体膜521aの平面形状が所定の形状になるように、保護膜522上から誘電体膜521aを、例えば、塩酸等の酸性のエッチング液を用いてエッチングすることによって、誘電体膜521aのうち保護膜522に重ならない部分を除去する。尚、保護膜522のうちコンタクトホール550に重なる部分は、誘電体膜521aをエッチングするエッチング処理に先んじて除去しておけばよい。したがって、最終的に容量絶縁膜520の一部となる誘電体膜521が保護膜522によって保護され、誘電体膜521aが過剰にエッチングされることなく、所定の平面形状に誘電体膜521を形成できる。
次に、図4(d)に示すように、上電極形成工程では、容量絶縁膜520上に下電極510よりサイズが大きい上電極530を形成すると共に、下地膜560から露出するコンタクトホール550に上電極530が重なるように上電極530を形成し、コンタクトホール550を介して上電極530及び下側導電部580を相互に電気的に接続する。これにより、上電極530及び下層側導電部580を相互に電気的に接続することができ、下層側導電部580に電気的に接続された容量素子500を基板570上に形成できる。
したがって、本実施形態に係る容量素子の製造方法によれば、容量値が高い容量素子500を基板570上に形成できると共に、当該容量素子500を下層側導電部580に電気的に接続することが可能である。
次に、図5乃至図8を参照しながら、本発明に係る容量素子及びその製造方法の夫々の他の実施形態を説明する。図5は、本実施形態に係る容量素子の構成を示した平面図であり、図6は、図5のVI−VI´断面図である。図7及び図8は、本実施形態に係る容量素子の製造方法における主要な工程を順に示した工程断面図である。
図5及び図6に示すように、本実施形態に係る容量素子500aは、層間絶縁膜590を備えている点で、上述の容量素子500と相違する。
層間絶縁膜590は、下電極510、容量絶縁膜525及び上電極530が順に積層されてなる積層構造595が占める一の領域の外側の領域において、容量絶縁膜525及び下電極510間に形成されている。容量絶縁膜525は、上述の誘電体膜521及び保護膜522の夫々と同様の材料で構成された誘電体膜523及び保護膜524が相互に積層されることによって構成されている。容量素子500aのうち実質的に容量として機能する部分は、下電極510、容量絶縁膜525及び上電極520のうち、層間絶縁膜590に開口された開口部590aに重なる部分である。尚、層間絶縁膜590、誘電体膜523、及び保護膜524の夫々の膜厚は、例えば、200nm、20nm、及び5nm程度である。
容量素子500aによれば、容量絶縁膜525のうち誘電体膜523をエッチング処理によってパターニングする際に、下電極510がエッチングされないように、層間絶縁膜590で下電極510を保護することが可能である。したがって、実質的に容量として機能する部分以外の部分として層間絶縁膜590が形成されていたとしても、容量素子500aの電気的に特性、言い換えれば、容量値を低下させることはない。加えて、層間絶縁膜590によれば、下電極510がエッチング処理によって劣化することを抑制できる。
次に、図7及び図8を参照しながら、本実施形態に係る容量素子の製造方法を説明する。
図7(a)に示すように、下電極形成工程では、容量素子500の製造方法と同様に、基板570上に設けられた下側導電部580上において下側導電部580に重なる下地膜560の上層側に延びる下電極510を形成する。下電極510は、通常の半導体製造プロセスで使用可能なCVD、或いはPVD等の膜方法を用いて形成される。
図7(b)に示すように、層間絶縁膜形成工程では、下電極510、容量絶縁膜525及び上電極530が順に積層されることによって形成されるべき積層構造595が占める一の領域590sの外側の領域において、下電極510上に層間絶縁膜590を形成する。より具体的には、一の領域590sに重なるように絶縁膜を形成した後、該絶縁膜のうち一の領域590sに重なる部分を除去することによって残る絶縁膜部分を層間絶縁膜590とする。
したがって、後に施されるエッチング処理によって容量絶縁膜525の一部である誘電体膜523をパターニングする際に、下電極510がエッチングされないように、層間絶縁膜590で下電極510を保護することが可能である。加えて、実質的に容量として機能する部分以外の部分として層間絶縁膜590が形成されていたとしても、容量素子500aの電気的に特性、言い換えれば、容量値を低下させることはない。よって、容量素子500aのうち実質的な容量として機能する部分を作りこむための領域を確保しつつ、層間絶縁膜590を形成することが可能である。
次に、図7(c)に示すように、保護膜形成工程では、下電極510上に誘電体膜523aを形成した後、該誘電体膜523a上に誘電体膜523aよりエッチングレートが低い保護膜524を形成する。
次に、図8(d)に示すように、エッチング処理工程では、誘電体膜523aの平面形状が所定の形状になるように、保護膜524上から誘電体膜523aをエッチングすることによって誘電体膜523aのうち保護膜524に重ならない部分を除去する。
次に、図8(e)に示すように、容量絶縁膜525上に下電極510よりサイズが大きい上電極530を形成すると共に、下地膜560から露出するコンタクトホール550に上電極530が重なるように上電極530を形成することによって、コンタクトホール550を介して上電極530及び下側導電部580を相互に電気的に接続する。
したがって、本実施形態に係る容量素子の製造方法によれば、上述の容量素子500aと同様に、容量値が高い容量素子500aを基板570上に形成できると共に、当該容量素子500aを下層側導電部580に電気的に接続することが可能である。
<2:電気光学装置>
次に、図9乃至図15を参照しながら、上述の容量素子500等と同様の構成を有する容量素子を保持容量として備えた電気光学装置の一例である液晶装置の構成を説明する。
<2−1:電気光学装置の全体構成>
先ず、図9乃至図11を参照しながら、本実施形態に係る液晶装置の全体構成を説明する。図9は、対向基板側から見た液晶装置の平面図であり、図10は、図1のII−II´断面図である。
図9及び図10において、液晶装置1は、互いに対向するように配置されたTFTアレイ基板10及び対向基板20を含んで構成されている。TFTアレイ基板10と対向基板20との間には液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、画像表示領域10aの周囲に位置するシール領域に設けられたシール材52により相互に接着されている。シール材52は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてTFTアレイ基板10上に塗布された後、紫外線照射、加熱等により硬化させられたものである。シール材52中には、TFTアレイ基板10と対向基板20との間隔(基板間ギャップ)を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。シール材52が配置されたシール領域の内側に並行して、画像表示領域10aの額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。但し、このような額縁遮光膜53の一部又は全部は、TFTアレイ基板10側に内蔵遮光膜として設けられてもよい。
TFTアレイ基板10上における、画像表示領域10aの周辺に位置する周辺領域では、データ線駆動回路101、外部回路接続端子102及び不図示のサンプルホールド回路が、TFTアレイ基板10の一辺に沿って設けられている。走査線駆動回路104は、この一辺に隣接する2辺に沿い、且つ、額縁遮光膜53に覆われるようにして設けられている。更に、このように画像表示領域10aの両側に設けられた二つの走査線駆動回路104間をつなぐため、TFTアレイ基板10の残る一辺に沿い、且つ額縁遮光膜53に覆われるようにして複数の配線105が設けられている。また、TFTアレイ基板10及び対向基板20の間には、両基板間の電気的導通を確保するための上下導通端子106が配置されている。
図10において、TFTアレイ基板10上には、画素スイッチング用TFTや各種配線等の上に画素電極9aが、更にその上から配向膜が形成されている。他方、対向基板20上の画像表示領域10aには、液晶層50を介して複数の画素電極9aと対向する対向電極21が形成されている。即ち、夫々に電圧が印加されることで、画素電極9aと対向電極21との間には液晶保持容量が形成される。対向電極21上には、格子状又はストライプ状の遮光膜23が形成され、更にその上を配向膜が覆っている。液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
<2−2:画素部の原理的構成>
次に、図11を参照しながら、液晶装置1の画像表示領域10aにおける回路構成を説明する。図11は、液晶装置1の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。
液晶装置1の画像表示領域10aを構成するマトリクス状に形成された複数の画素の夫々には、画素電極9aと当該画素電極9aをスイッチング制御するためのTFT30とが形成されており、画像信号が供給されるデータ線6aがTFT30のソースに電気的に接続されている。データ線6aに書き込まれる画像信号VID1、VID2、・・・、VIDnは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしてもよい。
TFT30のゲートに走査線11aが電気的に接続されており、所定のタイミングで、走査線11aにパルス的に走査信号G1、G2、・・・、Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号VID1、VID2、・・・、VIDnを所定のタイミングで書き込む。
画素電極9aを介して液晶に書き込まれた所定レベルの画像信号VID1、VID2、・・・、VIDnは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射する。
ここで保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極との間に形成される液晶容量と並列に保持容量70が付加されている。保持容量70は、上述の容量素子500等と同様の構成を有している。保持容量70の一方の電極は、画素電極9aと並列してTFT30のドレインに接続され、他方の電極は、定電位となるように、電位固定の容量配線400に電気的に接続されている。
<2−3:画素部の具体的な構成>
次に、図12乃至図15を参照しながら、液晶装置1の画素部の具体的な構成を説明する。図12乃至図14は、TFTアレイ基板10上の画素部に係る部分構成を表す平面図である。図12及び図13の夫々は、後述する積層構造のうち下層部分(図12)と上層部分(図13)に相当する。図14は、積層構造(尚、ここでいう積層構造を容量素子における積層構造とは別の構造を指す。)を拡大した平面図であり、図12及び図13を相互に重ね合わせた平面図である。図15は、図12及び図13を相互に重ね合わせた平面構造におけるXV−VV´線断面図である。尚、図15では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材毎に縮尺を異ならしめてある。
図12乃至図15では、上述した画素部の各回路要素は、下から順に、走査線11aを含む第1層、TFT30等を含む第2層、データ線6a等を含む第3層、保持容量70等を含む第4層、画素電極9a等を含む第5層からなる。第1層−第2層間には下地絶縁膜12、第2層−第3層間には第1層間絶縁膜41、第3層−第4層間には第2層間絶縁膜42、第4層−第5層間には第3層間絶縁膜43がそれぞれ設けられ、前述の各要素間が短絡することを防止している。尚、このうち、第1層から第3層が下層部分として図12に示され、第4層から第5層が上層部分として図13に示されている。
(第1層の構成―走査線等―)
第1層は、走査線11aで構成されている。走査線11aは、図12のX方向に沿って延びる本線部と、データ線6aが延在する図12中のY方向に延びる突出部とからなる形状にパターニングされている。走査線11aは、例えば導電性ポリシリコンからなり、その他にもチタン(Ti)、クロム(Cr)、タングステン(W)、タンタル(Ta)、モリブデン(Mo)等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド又はこれらの積層体等により形成することができる。本実施形態では特に、走査線11aは、TFT30の下層側に、チャネル領域1a´に対向する領域を含むように配置された導電膜である。したがって、走査線11aは、TFTアレイ基板10における裏面反射や、液晶装置をライトバルブとして用いて複板式のプロジェクタを構築した場合に、他の液晶装置から発せられプリズム等の合成光学系を突き抜けてくる光等の戻り光について、チャネル領域1a´を下層側から遮光できる。
(第2層の構成―TFT等―)
第2層は、TFT30を含んで構成されている。TFT30は、例えばLDD(Lightly Doped Drain)構造とされ、ゲート電極3a、半導体層1a、ゲート電極3aと半導体層1aを絶縁するゲート絶縁膜を含んだ絶縁膜2を備えている。ゲート電極3aは、例えば導電性ポリシリコンで形成される。半導体層1aは、例えばポリシリコンからなり、チャネル領域1a´、低濃度ソース領域1b及び低濃度ドレイン領域1c、並びに高濃度ソース領域1d及び高濃度ドレイン領域1eからなる。尚、TFT30は、LDD構造を有しているほうが好ましいが、低濃度ソース領域1b、低濃度ドレイン領域1cに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極3aをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域及び高濃度ドレイン領域を形成する自己整合型のTFTであってもよい。
TFT30のゲート電極3aは、その一部分3bにおいて、下地絶縁膜12に形成されたコンタクトホール12cvを介して走査線11aに電気的に接続されている。下地絶縁膜12は、例えばシリコン酸化膜等からなり、第1層と第2層の層間絶縁機能の他、TFTアレイ基板10の全面に形成されることで、基板表面の研磨による荒れや汚れ等が惹き起こすTFT30の素子特性の変化を防止する機能を有している。尚、本実施形態に係るTFT30は、トップゲート型であるが、ボトムゲート型であってもかまわない。
(第3層の構成―データ線等―)
第3層は、データ線6a及び中継層600を含んで構成されている。
データ線6aは、アルミニウム等の金属膜を含む単層或いは多層構造を有する金属膜である。また、データ線6aは、下から順にアルミニウム、窒化チタン、窒化シリコンの3層膜として形成されていてもよい。データ線6aは、TFT30のチャネル領域1a´を部分的に覆うように形成されている。このため、チャネル領域1a´に近接配置可能なデータ線6aによって、上層側からの入射光に対して、TFT30のチャネル領域1a´を遮光できる。データ線6aは、第1層間絶縁膜41を貫通するコンタクトホール81を介して、TFT30の高濃度ソース領域1dと電気的に接続されている。
中継層600は、データ線6aと同一膜として形成されている。中継層600とデータ線6aとは、図12に示したように、夫々が分断されるように形成されている。中継層600は、第1層間絶縁膜41を貫通するコンタクトホール83を介して、TFT30の高濃度ドレイン領域1eと電気的に接続されている。
第1層間絶縁膜41は、例えばNSG(ノンシリケートガラス)によって形成されている。その他、第1層間絶縁膜41には、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。
(第4層の構成―保持容量等―)
第4層は、保持容量70を含んで構成されている。保持容量70は、上電極である容量電極300と下電極71とが、容量絶縁膜75を介して対向配置された構成となっている。容量絶縁膜75は、誘電率が高い誘電体膜75aと、誘電体膜75aよりエッチングレートが低い保護膜75bとが積層された構造を有している。コンタクトホール84は、誘電体膜75aのうち保護膜75bに重ならない部分をエッチングすることによって穴部が形成された後に形成されている。容量電極300の延在部は、第2層間絶縁膜42を貫通するコンタクトホール84を介して、中継層600と電気的に接続されている。
容量電極300及び下電極71は、例えば、Al、Ti、Cr、W、Ta、Mo等の金属のうち少なくとも一種の金属を含む単層或いは多層構造を有する金属膜である。また容量電極300及び下電極71は、合金、金属シリサイド、ポリシリサイド、ナイトライドこれらを積層したものであってもよい。データ線6a上に層間絶縁膜42を介してTFT30に近接して配置された保持容量70は、上層側からの入射光に対してTFT30のチャネル領域1a´を確実に遮光できる。
加えて、図6に示すように、容量電極300は、TFTアレイ基板10上で平面的に見て、下部電極71よりも小さい領域に形成されている。即ち、下電極71の縁付近において、誘電体膜75を介して対向する側に容量電極300が形成されていないので、縁付近における製造不良でショートが生じる可能性や、電界集中により欠陥が生じる可能性を低減できる。
図13に示すように、容量絶縁膜75は、TFTアレイ基板10上で平面的に見て画素毎の開口領域の間隙に位置する非開口領域に形成されている。即ち、容量絶縁膜75は、開口領域に殆ど形成されていない。よって、容量絶縁膜75が、仮に不透明な膜であっても、開口領域における光の透過率を低下させないで済む。従って、容量絶縁膜75のうち誘電体膜75aを構成する材料は、透過率を考慮せず、誘電率が高いアルミナ等の金属酸化物である。尚、保護膜75bには、例えば、酸化ハフニュウム(HfO)を用いることが可能である。
(第5層の構成―画素電極等―)
第4層の全面には第3層間絶縁膜43が形成され、更にその上に、第5層として画素電極9aが形成されている。第3層間絶縁膜43は、例えばNSGによって形成されている。その他、第3層間絶縁膜43には、PSG、BSG、BPSG等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第3層間絶縁膜43の表面は、第2層間絶縁膜42と同様にCMP等の平坦化処理がなされている。
画素電極9a(図13中、破線9a´で輪郭が示されている)は、縦横に区画配列された画素領域の各々に配置され、その境界にデータ線6a及び走査線11aが格子状に配列するように形成されている(図12及び図13参照)。画素電極9aは、例えばITO(Indium Tin Oxide)等の透明導電膜からなる。
画素電極9aは、層間絶縁膜43を貫通するコンタクトホール85を介して、容量電極300の延在部と電気的に接続されている(図15参照)。よって、画素電極9aの直下の導電膜である容量電極300の電位は、画素電位となっている。従って、液晶装置1の動作時に、画素電極9aとその下層の導電膜との間の寄生容量により、画素電位が悪影響を受けることはない。
更に上述したように、容量電極300の延在部及び中継層600と、中継層600及びTFT30の高濃度ドレイン領域1eとは、夫々コンタクトホール84及び83を介して、電気的に接続されている。即ち、画素電極9aとTFT30の高濃度ドレイン領域1eとは、中継層600及び容量電極300の延在部を中継して電気的に接続されている。従って、画素電極及びドレイン間の層間距離が長くて一つのコンタクトホールで両者間を接続するのが困難となる事態を回避できる。しかも、積層構造及び製造工程の複雑化を招かない。画素電極9aの上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。以上が、TFTアレイ基板10側の画素部の構成である。
他方、対向基板20には、その対向面の全面に対向電極21が設けられており、更にその上(図15では対向電極21の下側)に配向膜22が設けられている。対向電極21は、画素電極9aと同様、例えばITO膜等の透明導電性膜からなる。尚、対向基板20と対向電極21の間には、TFT30における光リーク電流の発生等を防止するため、少なくともTFT30と正対する領域を覆うように遮光膜23が設けられている。
このように構成されたTFTアレイ基板10と対向基板20の間には、液晶層50が設けられている。液晶層50は、基板10及び20の周縁部をシール材により封止して形成した空間に液晶を封入して形成される。液晶層50は、画素電極9aと対向電極21との間に電界が印加されていない状態において、ラビング処理等の配向処理が施された配向膜16及び配向膜22によって、所定の配向状態をとるようになっている。
以上説明した画素部の構成は、図12及び図13に示すように、各画素部に共通である。前述の画像表示領域10a(図9参照)には、かかる画素部が周期的に形成されていることになる。他方、このような液晶装置1では、画像表示領域10aの周囲に位置する周辺領域に、図9及び図10を参照して説明したように、走査線駆動回路104及びデータ線駆動回路101等の駆動回路が形成されている。
本発明に係る容量素子の一実施形態に係る構成を示した平面図である。 図1のII−II´断面図である。 本発明に係る容量素子の製造方法の一実施形態に係る主要な工程を順に示した工程断面図(その1)である。 本発明に係る容量素子の製造方法の一実施形態に係る主要な工程を順に示した工程断面図(その2)である。 本発明に係る容量素子の他の実施形態に係る構成を示した平面図である。 図5のVI−VI´断面図である。 本発明に係る容量素子の製造方法の他の実施形態に係る主要な工程を順に示した工程断面図(その1)である。 本発明に係る容量素子の製造方法の他の実施形態に係る主要な工程を順に示した工程断面図(その2)である。 本実施形態に係る電気光学装置を対向基板側から見た平面図である。 図9のX−X´断面図である。 本実施形態に係る電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。 本実施形態に係る電気光学装置の画素部の平面図(その1)である。 本実施形態に係る電気光学装置の画素部の平面図(その2)である。 図12及び図13を重ね合わせた平面図である。 図12及び図13を重ね合わせたXV−XV´断面図である。
符号の説明
1・・・液晶装置、10・・・TFTアレイ基板、20・・・対向基板、70・・・保持容量、500,500a・・・容量素子、530・・・上電極、520,525・・・容量絶縁膜、510・・・下電極

Claims (6)

  1. 基板上に設けられた下側導電部上において前記下側導電部に重なるように形成された下地膜の上層側に延びる下電極と、
    (i)前記下電極上に形成された誘電体膜、及び(ii)前記誘電体膜上に形成され、且つ前記誘電体膜よりエッチングレートが低い保護膜を有する容量絶縁膜と、
    前記容量絶縁膜上に形成され、且つ前記下電極よりサイズが大きい上電極とを備え、
    前記上電極及び前記下側導電部は、前記容量絶縁膜を部分的に除去することによって前記下地膜から露出する接続部を介して相互に電気的に接続されていること
    を特徴とする容量素子。
  2. 前記下電極、前記容量絶縁膜及び前記上電極が順に積層されてなる積層構造が占める一の領域の外側の領域において、前記容量絶縁膜及び前記下電極間に形成された層間絶縁膜とを備えたこと
    を特徴とする容量素子。
  3. 基板上に設けられた下側導電部上において前記下側導電部に重なる下地膜の上層側に延びる下電極を形成する第1工程と、
    前記下電極上に誘電体膜を形成した後、該誘電体膜上に前記誘電体膜よりエッチングレートが低い保護膜を形成する第2工程と、
    前記誘電体膜の平面形状が所定の形状になるように、前記保護膜上から前記誘電体膜をエッチングすることによって前記誘電体膜のうち前記保護膜に重ならない部分を除去する第3工程と、
    前記容量絶縁膜上に前記下電極よりサイズが大きい上電極を形成する第4工程とを備え、
    前記第4工程において、前記下地膜から露出する接続部に前記上電極が重なるように前記上電極を形成することによって、前記接続部を介して前記上電極及び前記下側導電部を相互に電気的に接続すること
    を特徴とする容量素子の製造方法。
  4. 前記第2工程に先んじて、前記下電極、前記容量絶縁膜及び前記上電極が順に積層されることによって形成されるべき積層構造が占める一の領域の外側の領域において、前記容量絶縁膜及び前記下電極間に層間絶縁膜を形成する第5工程と
    を備えたことを特徴とする容量素子の製造方法。
  5. 前記第5工程において、前記一の領域に重なるように前記絶縁膜を形成した後、該絶縁膜のうち前記一の領域に重なる部分を除去することによって前記層間絶縁膜を形成すること
    を特徴とする請求項4に記載の容量素子の製造方法。
  6. 請求項1又2に記載の容量素子を、画素電極に電気的に接続された蓄積容量として備えたこと
    を特徴とする電気光学装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI442362B (zh) * 2010-05-27 2014-06-21 Au Optronics Corp 畫素結構及具有此種畫素結構之顯示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326712A (ja) * 1994-05-30 1995-12-12 Nec Corp Mimキャパシタ
JP2002182239A (ja) * 2000-12-12 2002-06-26 Toshiba Corp 反射型平面表示装置用アレイ基板
JP2004335993A (ja) * 2002-10-17 2004-11-25 Samsung Electronics Co Ltd 集積回路キャパシタ構造
JP2005159271A (ja) * 2003-11-22 2005-06-16 Hynix Semiconductor Inc キャパシタ及びその製造方法
JP2007041265A (ja) * 2005-08-03 2007-02-15 Seiko Epson Corp 電気光学装置及び電子機器
JP2007293073A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置の製造方法、電気光学装置および電子機器
WO2007128754A1 (en) * 2006-05-10 2007-11-15 International Business Machines Corporation Method and structure for creation of a metal insulator metal capacitor
JP2010032642A (ja) * 2008-07-25 2010-02-12 Sumitomo Chemical Co Ltd アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070049740A (ko) * 2005-11-09 2007-05-14 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP4596167B2 (ja) 2006-02-24 2010-12-08 セイコーエプソン株式会社 キャパシタの製造方法
JP4876798B2 (ja) 2006-08-31 2012-02-15 セイコーエプソン株式会社 電気光学装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326712A (ja) * 1994-05-30 1995-12-12 Nec Corp Mimキャパシタ
JP2002182239A (ja) * 2000-12-12 2002-06-26 Toshiba Corp 反射型平面表示装置用アレイ基板
JP2004335993A (ja) * 2002-10-17 2004-11-25 Samsung Electronics Co Ltd 集積回路キャパシタ構造
JP2005159271A (ja) * 2003-11-22 2005-06-16 Hynix Semiconductor Inc キャパシタ及びその製造方法
JP2007041265A (ja) * 2005-08-03 2007-02-15 Seiko Epson Corp 電気光学装置及び電子機器
JP2007293073A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置の製造方法、電気光学装置および電子機器
WO2007128754A1 (en) * 2006-05-10 2007-11-15 International Business Machines Corporation Method and structure for creation of a metal insulator metal capacitor
JP2009536451A (ja) * 2006-05-10 2009-10-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属・絶縁体・金属キャパシタ及びその製造方法
JP2010032642A (ja) * 2008-07-25 2010-02-12 Sumitomo Chemical Co Ltd アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法

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