KR20060050198A - 반도체 장치용 기판 및 그 제조 방법, 전기 광학 장치용기판, 전기 광학 장치 및 전자 기기 - Google Patents

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Abstract

(과제) 스택 컨택트에서의 접촉 저항을 억제시킨다.
(해결수단) 기판과, 기판상에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터의 상층측에 형성된 배선과, 상기 배선과 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층과, 상기 층간 절연층에 파여 있고, 또한 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀, 및 각각 제 1 홀의 저부로부터 층간 절연층을 관통하여 반도체층의 표면에 이르고, 또한 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 포함하고 있고, 배선과 반도체층을 층간 절연층을 통해 접속하는 컨택트 홀을 구비한다.
컨택트 홀, 전기광학 장치

Description

반도체 장치용 기판 및 그 제조 방법, 전기 광학 장치용 기판, 전기 광학 장치 및 전자 기기{SUBSTRATE FOR SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING SUBSTRATE FOR SEMICONDUCTOR DEVICE, SUBSTRATE FOR ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1 은 본 발명의 실시 형태에 관한 전기 광학 장치의 전체 구성을 나타내는 평면도.
도 2 는 도 1 의 H-H' 단면도.
도 3 은 전기 광학 장치의 전기적인 구성을 나타내는 블록도.
도 4 는 데이터선, 주사선, 화소 전극 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도.
도 5 는 도 4 의 A-A' 단면도.
도 6 은 데이터선과 TFT의 반도체층의 접속 부분의 구성을 나타내는 단면도.
도 7 은 주변 영역상에 형성되는 스위칭 소자의 일례인 TFT의 구성을 나타내는 평면도.
도 8 은 도 7 의 X-X' 단면도.
도 9 는 도 7 의 Y-Y' 단면도.
도 10 은 비교예에서의 편채널형 TFT의 구성을 나타내는 개략적인 평면도.
도 11 은 비교예에 있어서, 도 9 에 나타내는 단면에 대응하는 부분의 구성을 나타내는 단면도.
도 12 는 본 발명의 실시 형태에 관한 제조 프로세스의 각 공정에서의 도 9 에 나타내는 단면의 구성을 순서대로 나타내는 (제 1) 공정도.
도 13 은 반도체층을 TFT 어레이 기판의 기판면상에 평면적으로 본 평면도.
도 14 는 본 발명의 실시 형태에 관한 제조 프로세스의 각 공정에서의 도 9 에 나타내는 단면의 구성을 순서대로 나타내는 (제 2) 공정도.
도 15 는 반도체층을 TFT 어레이 기판의 기판면상에 평면적으로 본 평면도.
도 16 은 본 발명의 변형예에 관한 제조 프로세스의 각 공정에서의 도 9 에 나타내는 단면의 구성을 순서대로 나타내는 (제 1) 공정도.
도 17 은 본 발명의 변형예에 관한 제조 프로세스의 각 공정에서의 도 9 에 나타내는 단면의 구성을 순서대로 나타내는 (제 2) 공정도.
도 18 은 반도체층을 TFT 어레이 기판의 기판면상에 평면적으로 본 평면도.
도 19(a) 및 도 19(b) 는 본 변형예에 있어서, TFT 어레이 기판의 기판면상에 평면적으로 본 컨택트 홀의 구성을 나타내는 평면도.
도 20 은 액정 장치를 적용한 전자 기기의 일례인 프로젝터의 구성을 나타내는 평면도.
도 21 은 액정 장치를 적용한 전자 기기의 일례인 PC의 구성을 나타내는 사시도.
도 22 는 액정 장치를 적용한 전자 기기의 일례인 휴대 전화의 구성을 나타 내는 사시도.
*도면의 주요 부분에 대한 부호의 설명*
10 : TFT 어레이 기판
41 : 제 1 층간 절연층
42 : 제 2 층간 절연층
116 : 게이트 전극막
183 : 컨택트 홀
220 : 반도체층
222a, 222b : 배선
특허 문헌 1 : 일본 공개특허공보 평8-227939호
특허 문헌 2 : 일본 공개특허공보 2002-108244호
본 발명은, 예를 들어 액정 장치 등의 전기 광학 장치 등에 사용되는, 기판상의 적층 구조내에 컨택트 홀을 갖는 반도체 장치용 기판 및 그 제조 방법, 이러한 반도체 장치용 기판을 구비하여 이루어지는 전기 광학 장치용 기판, 그 전기 광학 장치용 기판을 구비하여 이루어지는 전기 광학 장치 그리고 예를 들어 액정 프로젝터 등의 전자 기기의 기술 분야에 관한 것이다.
특허 문헌 1 에는 이 종류의 반도체 장치용 기판에 있어서, 다층 배선을 스택 컨택트를 사용하여 형성하는 구성이 개시되어 있다. 그리고, 특허 문헌 2 에는 이러한 반도체 장치용 기판을 포함하는 전기 광학 장치가 개시되어 있다. 이 전기 광학 장치에서는 기판상의 화상 표시 영역에 형성된 복수의 화소부를 구동하기 위한 구동 회로가 화상 표시 영역의 주변에 위치하는 주변 영역에 형성되어 있다. 구동 회로에 있어서, 회로 소자인 박막 트랜지스터의 반도체층과 배선을 접속하기 위한 스택 컨택트가, 예를 들어 2 층의 층간 절연층을 관통하여 형성되어 있다. 보다 구체적으로는, 2 층의 층간 절연층 중, 상대적으로 상층측에 위치하는 층간 절연층에 개구된 제 1 홀 및 제 1 홀의 저부로부터 상대적으로 하층측에 위치하는 층간 절연층을 관통하여 개구된 제 2 홀으로 이루어지는 컨택트 홀내에 상층측의 층간 절연층의 표면으로부터 연속적으로 도전 재료를 막형성함으로써 배선을 형성함과 함께, 컨택트 홀내에 형성된 배선의 일부에 의해 스택 컨택트가 형성되어 있다. 이러한 스택 컨택트를 통해 박막 트랜지스터의 소스 및 드레인은 배선과 전기적으로 접속된다.
여기에서, 통상 박막 트랜지스터의 설계상, 이동도를 증가시키도록 박막 트랜지스터의 채널 길이와 채널 폭의 비의 값은 조정된다. 또, 박막 트랜지스터의 소스 및 드레인에 대해 각각 스택 컨택트를 복수 형성함으로써, 박막 트랜지스터에 대한 기생 저항을 저하시켜 온 전류를 증가시키도록 하고 있다.
상기 기술한 배선이 반도체층상에 형성된 복수의 컨택트 홀 중 인접하는 2 개의 컨택트 홀에 대해, 일측의 컨택트 홀내로부터 타측의 컨택트 홀내에 연속하여 형성됨으로써, 복수의 스택 컨택트는 각각 전기적으로 접속되어 있다. 따라서, 이와 같이 복수의 스택 컨택트를 전기적으로 접속하기 위한 배선 길이는 상대적으로 길어진다. 이 때문에, 전기 광학 장치의 구동시, 배선에 있어서 컨택트 홀내에 형성된 부분 또는 층간 절연층의 표면에 형성된 부분과 층간 절연층의 접촉 저항, 또한 이 접촉 저항에 더해 컨택트 홀내에서의 반도체층과의 접촉 저항이 상대적으로 커질 우려가 있다. 이와 같이, 접촉 저항이 커지면, 복수의 스택 컨택트 중 일부에서만 전기적 도통이 확보되는 사태가 생겨 결과적으로 온 전류가 저하된다.
따라서, 이러한 문제점을 해소하기 위해서는, 기판면상에 평면적으로 본 배선을 각 컨택트 홀을 모두 덮는 폭으로 형성하면 된다. 이에 의해, 컨택트 홀 외에서도 접촉 저항이 상대적으로 낮은 전류 경로를 확보하는 것이 가능해진다. 그러나, 이와 같이 구성하면, 배선 피치를 좁게 하여 구동 회로를 소형화시키는 경우, 그 배선보다 상층측에 형성되는 다른 도전층과 배선을 층간 절연하는 층간 절연층에 크랙이 생겨 전기 광학 장치의 제조시의 수율이 저하되는 등의 새로운 문제점이 생기게 된다.
본 발명은, 예를 들어 상기 문제점을 감안하여 이루어진 것으로, 스택 컨택트에서의 접촉 저항을 억제시키는 것이 가능한 반도체 장치용 기판 및 그 제조 방법, 이러한 반도체 장치용 기판을 구비하여 이루어지는 전기 광학 장치용 기판, 그 전기 광학 장치용 기판을 구비하여 이루어지는 전기 광학 장치 및 각종 전자 기기 를 제공하는 것을 과제로 한다.
과제를 해결하기 위한 수단
본 발명의 제 1 반도체 장치용 기판은 상기 과제를 해결하기 위해, 기판과, 상기 기판상에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터의 상층측에 형성된 배선과, 상기 배선과 상기 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층과, 상기 층간 절연층에 파여 있고, 또한 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀, 및 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 반도체층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 포함하고 있고, 상기 배선과 상기 반도체층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 구비한다.
본 발명의 제 1 반도체 장치용 기판에 의하면, 기판상에 있어서, 박막 트랜지스터와 배선은 1 층 이상의 층간 절연층에 의해 층간 절연된다. 층간 절연층에는 층간 절연층의 표면으로부터 층간 절연층을 관통하여 박막 트랜지스터의 반도체층의 표면에 이르는 컨택트 홀이 개구되어 있다. 이와 같이, 층간 절연층에 컨택트 홀이 개구됨으로써, 상기 컨택트 홀을 규정하는 층간 절연층의 벽 부분이 형성된다.
컨택트 홀은 층간 절연층에 개구된 제 1 홀, 및 제 1 홀의 저부에 개구된 복수의 제 2 홀에 의해 형성된다. 컨택트 홀의 제 1 홀은 기판면상에 평면적으로 보아, 예를 들어 반도체층상에 박막 트랜지스터의 채널 폭방향을 따라 길게 연장되 도록 직사각형 형상으로 형성된다. 또는, 제 1 홀은 기판면상에 평면적으로 보아 직사각형 형상으로 즉 직선적으로 길게 연장되는 형상에 한정되지 않고, 박막 트랜지스터의 채널 폭방향으로 연장되는 부분과, 상기 부분에 대해 구부러지면서 연장되는 부분을 포함하도록 만곡형상으로 형성되도록 해도 된다. 또한, 컨택트 홀은 박막 트랜지스터의 채널 폭방향을 따라 복수 형성되도록 해도 된다.
또한, 컨택트 홀의 복수의 제 2 홀은 각각 제 1 홀의 저부로부터 층간 절연층을 관통하여 반도체층의 표면에 이른다. 또, 기판면상에 평면적으로 보아 복수의 제 2 홀은 제 1 홀의 길이 방향을 따라 배열되어 있다.
그리고, 컨택트 홀에는, 예를 들어 배선이 층간 절연층의 표면으로부터 컨택트 홀내에, 컨택트 홀내에 노출한 반도체층의 표면을 덮도록 연속하여 형성된다. 이 경우, 컨택트 홀내에 형성된 배선의 일부에 의해 스택 컨택트가 형성된다. 이러한 스택 컨택트를 통해 박막 트랜지스터의 소스 또는 드레인과, 배선이 전기적으로 접속된다. 여기에서, 박막 트랜지스터의 소스 및 드레인 중 어느 일측이 본 발명에 관한 스택 컨택트를 통해 배선에 접속된다. 또는, 박막 트랜지스터의 소스 및 드레인의 양측이 본 발명에 관한 스택 컨택트를 통해 배선에 접속되도록 해도 된다.
상기 기술한 바와 같이, 배선의 일부에 의해 스택 컨택트가 형성되는 경우, 컨택트 홀내에서 배선의 일부는 제 1 홀의 측벽부 및 저부를 덮도록 형성됨과 함께, 제 1 홀의 저부로부터 복수의 제 2 홀내에 각각 연속적으로 형성되어 있다. 이미 설명한 종래 기술에서는 서로 인접하는 2 개의 스택 컨택트를 형성하는 배선 의 일부에 착안하면, 일측의 스택 컨택트의 제 2 홀에 형성된 부분은 타측의 스택 컨택트의 제 2 홀에 형성된 부분과, 2 개의 제 1 홀에 형성된 다른 부분을 통해 전기적으로 접속된다. 이에 대해, 상기 기술한 본 발명에 관한 스택 컨택트의 구성에 의하면, 스택 컨택트를 형성하는 배선의 일부에서 인접하는 2 개의 제 2 홀내에 형성된 부분에 착안하면, 상기 부분은 일측의 제 2 홀으로부터 제 1 홀의 저부를 통해 타측의 제 2 홀에 연속적으로 형성되어 있다. 따라서, 스택 컨택트를 형성하는 배선의 일부에서 인접하는 2 개의 제 2 홀내에 형성된 부분을 전기적으로 접속하기 위한 배선 길이를 종래와 비교하여 짧게 하는 것이 가능해진다. 특히, 인접하는 제 2 홀의 피치도 종래와 비교하여 작게 하는 것이 가능한 것도 감안하면, 인접하는 2 개의 제 2 홀에 연속적으로 형성된 부분의 배선 길이는 종래와 비교하여 현저하게 짧게 할 수 있다. 또한, 스택 컨택트에서의 배선의 커버리지를 향상시키는 것이 가능해진다. 따라서, 스택 컨택트에서의 배선과 컨택트 홀의 벽면의 상대적인 접촉 저항을 종래와 비교하여 저하시킬 수 있기 때문에, 배선에서의 상대적인 배선 저항도 저하시키는 것이 가능해진다.
또, 상기 기술한 바와 같이, 컨택트 홀에 있어서, 제 1 홀의 길이 방향이 채널 폭방향을 따라 연장되도록 형성됨과 함께, 복수의 제 2 홀이 제 1 홀의 길이 방향을 따라 배열됨으로써, 박막 트랜지스터에서의 채널 폭을 확대하는 것이 가능해진다. 따라서, 박막 트랜지스터의 이동도를 높일 수 있다.
따라서, 이상 설명한 본 발명의 제 1 반도체 장치용 기판에 의하면, 박막 트랜지스터의 온 전류를 증가시킬 수 있다. 본 발명자들의 연구에 의하면, 종래 와 비교하여 본 발명에 관한 스택 컨택트를 사용함으로써, 예를 들어 박막 트랜지스터의 온 전류의 값을 14% 증가시키는 것이 가능해진다.
본 발명의 제 1 반도체 장치용 기판의 일 양태에서는, 상기 배선은 상기 층간 절연층의 표면으로부터 상기 컨택트 홀내에, 상기 컨택트 홀내에 노출한 상기 반도체층의 표면을 덮도록 상기 길이 방향을 따라 연속하여 형성되어 있다.
이 양태에 의하면, 컨택트 홀내에 형성된 배선의 일부에 의해 스택 컨택트가 형성된다. 따라서, 스택 컨택트에서의 배선과 컨택트 홀의 벽면의 상대적인 접촉 저항을 종래와 비교하여 저하시킬 수 있기 때문에, 배선에서의 상대적인 배선 저항도 저하시키는 것이 가능해진다.
이 배선이 층간 절연층의 표면으로부터 컨택트 홀내에 형성되는 양태에서는 상기 배선의 상기 길이 방향을 따라 연속하여 형성되어 있는 부분에서의 폭은 상기 기판면상에서 평면적으로 보아 상기 컨택트 홀에서의 상기 제 1 홀의 폭보다 작고, 또한 상기 제 2 홀의 폭보다 크도록 구성해도 된다.
이와 같이 구성하면, 다음과 같은 용장 (redundant) 배선적 효과를 얻는 것이 가능해진다. 즉, 스택 컨택트에 형성된 배선의 일부에 있어서, 컨택트 홀의 제 1 홀에 형성된 부분으로부터 각 제 2 홀내에 형성된 부분을 통해 반도체층에 이르는 전류 경로가 형성된다. 또한, 이 전류 경로와는 별도로 배선의 일부에서의 제 2 홀에 형성된 부분과는 다른 부분에서 컨택트 홀의 제 1 홀의 측벽으로부터 저부에 이르는 전류 경로가 형성된다. 따라서, 가령 배선의 일부에서 복수의 제 2 홀 중 일부에 형성된 부분에 단선 불량이 생겨도 제 2 홀 외에 형성된 전류 경로에서 배선과 반도체층의 전기적 도통을 확보할 수 있다.
본 발명의 제 1 반도체 장치용 기판의 다른 양태에서는, 상기 길이 방향은 상기 반도체층의 채널의 폭방향을 따르고 있다.
이 양태에 의하면, 박막 트랜지스터에서의 채널 폭을 확대하는 것이 가능해지므로, 박막 트랜지스터의 이동도를 효율적으로 높일 수 있다.
본 발명의 제 1 반도체 장치용 기판의 다른 양태에서는, 상기 컨택트 홀은 상기 박막 트랜지스터의 소스측 또는 드레인측에 형성되어 있다.
이 양태에서는, 컨택트 홀의 제 1 홀을 개구할 때에는, 예를 들어 대응하는 개구 패턴을 갖는 레지스트를 통해 층간 절연층에 대해 에칭 처리가 행해진다. 상기 기술한 바와 같이, 채널 폭방향을 따라 복수의 컨택트 홀을 형성하는 경우에는 각 컨택트 홀의 간격을 충분히 확보하지 않으면, 레지스트를 형성할 때, 레지스트의 재료막을 노광하는 단계에서 개구 패턴을 형성하기 위한 마스크의 전사가 정상적으로 행해지지 않을 우려가 생긴다. 그러나, 컨택트 홀의 간격을 넓히면, 박막 트랜지스터가 대형화함으로써 반도체 장치용 기판도 대형화한다.
이에 대해, 이 양태에서는 박막 트랜지스터의 소스측 또는 드레인측에 하나의 컨택트 홀이 개구된다. 따라서, 컨택트 홀의 형성시에 처음부터 상기 기술한 문제점은 발생하지 않으므로, 박막 트랜지스터를 소형화시키는 경우에 유리하다. 또한, 복수의 컨택트 홀에 연속하여 배선이 형성되는 경우와 비교하여, 스택 컨택트를 형성하기 위한 배선의 일부에서의 배선 길이는 필요 최저한의 길이가 되므로, 상대적인 배선 저항을 낮게 억제하는 것이 가능해진다.
본 발명의 제 1 반도체 장치용 기판의 다른 양태에서는, 상기 층간 절연층은 2 층 이상으로 형성되어 있다.
이 양태에 의하면, 층간 절연층은 2 층 이상으로 형성되어 있기 때문에, 종래의 스택 컨택트에 의해 반도체층과 배선의 전기적 도통을 취하는 경우에는 각 스택 컨택트를 전기적으로 접속하기 위한 배선 길이가 길어짐으로써, 배선 저항이 커질 우려가 있다. 한편, 층간 절연층이 2 층 이상으로 형성되는 경우에 있어서, 이미 설명한 바와 같이, 배선을 층간 절연층의 표면으로부터 컨택트 홀내에, 컨택트 홀내에 노출한 반도체층의 표면을 덮도록 연속하여 형성하여 스택 컨택트를 형성한다. 그리고, 이 스택 컨택트를 통해 반도체층과 배선을 전기적으로 접속시킴으로써, 상대적인 배선 길이의 증가를 억제하여 배선 저항을 낮게 억제하는 것이 가능해진다.
이 층간 절연층이 2 층 이상으로 형성되는 양태에서는 상기 기판상에 있어서, 하부 층간 절연층 및 상기 하부 층간 절연층보다 상층측에 위치하는 상부 층간 절연층은 상기 상부 층간 절연층 및 상기 하부 층간 절연층의 계면이 상기 컨택트 홀에서의 상기 제 1 홀의 저부보다 상측에 위치하게 형성되어 있도록 구성해도 된다.
이와 같이 구성하면, 컨택트 홀의 개구시 에칭 처리를 행하여 제 1 홀을 개구할 때, 상부 층간 절연층이 하부 층간 절연층과 비교하여 에천트에 대한 에칭 레이트가 느린 경우, 상부 층간 절연층과 하부 층간 절연층의 계면이 패여 컨택트 홀에서의 배선의 커버리지가 저하되기 때문에 단선 불량이 생길 우려가 있다. 또 , 제 2 홀을 개구하는 경우에는, 건식 에칭법만으로는 반도체층을 깎을 우려가 있기 때문에, 습식 에칭법을 사용하는 것이 바람직하다.
이 양태에서는 에칭 처리를 행할 때, 건식 에칭법에 의해 상부 층간 절연층 및 하부 층간 절연층의 계면에 위치하는 제 1 홀의 측벽의 일부를 형성하고, 이 측벽의 일부를 레지스트로 덮고, 제 2 홀을 습식 에칭법을 사용하여 개구하도록 하면, 상기 기술한 패이는 것을 방지하는 것이 가능해진다. 그 결과, 이 양태에 의하면, 스택 컨택트에서의 단선 불량을 방지하는 것이 가능해진다.
본 발명의 제 2 반도체 장치용 기판은 상기 과제를 해결하기 위해, 기판과, 상기 기판상에 형성된 하부 도전층과, 상기 하부 도전층의 상층측에 형성된 상부 도전층과, 상기 상부 도전층과 상기 하부 도전층을 층간 절연하는 층간 절연층과, 상기 층간 절연층에 파여 있고, 또한 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀, 및 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 하부 도전층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 포함하고 있고, 상기 상부 도전층과 상기 하부 도전층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 구비한다.
본 발명의 제 2 반도체 장치용 기판에 의하면, 컨택트 홀에는, 예를 들어 상부 도전층이 층간 절연층의 표면으로부터 컨택트 홀내에, 컨택트 홀내에 노출한 하부 도전층의 표면을 덮도록 연속하여 형성된다. 이에 의해, 컨택트 홀내에 형성된 상부 도전층의 일부에 의해 스택 컨택트가 형성된다.
따라서, 이 스택 컨택트에 있어서, 상부 도전층의 커버리지를 향상시키는 것 이 가능해진다. 또, 스택 컨택트에서의 상부 도전층의 상대적인 접촉 저항을 종래와 비교하여 저하시킬 수 있기 때문에, 상부 도전층에서의 상대적인 저항도 저하시키는 것이 가능해진다.
본 발명의 제 2 반도체 장치용 기판의 일 양태에서는, 상기 상부 도전층은 상기 층간 절연층의 표면으로부터 상기 컨택트 홀내에, 상기 컨택트 홀내에 노출한 상기 하부 도전층의 표면을 덮도록 상기 길이 방향을 따라 연속하여 형성되어 있다.
이 양태에 의하면, 컨택트 홀내에 형성된 상부 도전층의 일부에 의해 스택 컨택트가 형성된다. 따라서, 이 스택 컨택트에 있어서, 상부 도전층의 커버리지를 향상시킴과 함께, 스택 컨택트에서의 상부 도전층의 상대적인 접촉 저항을 종래와 비교하여 저하시키는 것이 가능해진다.
본 발명의 전기 광학 장치용 기판은 상기 과제를 해결하기 위해, 상기 기술한 본 발명의 제 1 또는 제 2 반도체 장치용 기판 (단, 그 각종 양태를 포함) 을 구비하는 전기 광학 장치용 기판으로서, 상기 기판상의 화상 표시 영역에 형성된 복수의 화소부와, 상기 박막 트랜지스터 및 상기 배선을 포함하고, 상기 복수의 화소부를 구동하기 위한 구동 회로를 구비한다.
본 발명의 전기 광학 장치용 기판에 의하면, 각 화소부는, 예를 들어 표시 소자로서 액정 소자를 포함하고, 구동 회로에 의해 각 화소부가 구동됨으로써 표시 소자에 의해 화상 표시를 행하는 것이 가능해진다.
각 화소부가 액정 소자를 포함하는 경우에는, 예를 들어 화상 표시 영역으로 부터 주변 영역에 걸쳐 배향막이 형성된다. 이 경우, 주변 영역에서 배선을 층간 절연하기 위해 배선상에 형성된 층간 절연층상에 배향막이 형성된다. 여기에서, 본 발명에 관한 스택 컨택트에 형성된 배선의 일부상에 형성되는 층간 절연층의 표면에는 배선의 일부의 표면 형상에 대응한 요철 형상이 형성된다. 그리고, 층간 절연층의 표면 형상은 층간 절연층상에 형성되는 배향막의 표면 형상으로서 반영된다.
이 양태에서는 종래와 비교하여 배선의 일부상에 형성되는 층간 절연층의 표면에 형성된 요철의 단차 형상을 완만하게 할 수 있다. 따라서, 층간 절연층상에 형성된 배향막의 표면을 비교적 평탄하게 하는 것이 가능해진다. 여기에서, 러빙 처리시, 배향막의 표면에 생긴 단차가 크면, 배향막의 표면이 손상됨으로써 막이 박리될 우려가 있다. 이 양태에서는 이러한 배향막의 막의 박리나 러빙 처리에 있어서의 손상에 기인하는 표시 편차를 방지할 수 있다. 또한, 구동 회로에서 박막 트랜지스터의 온 전류의 저하에 따른 표시 불량을 방지하는 것도 가능해진다.
본 발명의 전기 광학 장치는 상기 과제를 해결하기 위해, 상기 기술한 본 발명의 전기 광학 장치용 기판과, 상기 전기 광학 장치용 기판과 대향하고, 상기 전기 광학 장치용 기판과의 사이에 전기 광학 물질을 협지하는 대향 기판을 구비한다.
본 발명의 전기 광학 장치에 의하면, 상기 기술한 본 발명의 전기 광학 장치용 기판을 구비하므로, 표시 편차 등의 표시 불량의 발생을 방지하여 고품질의 화 상 표시를 행하는 것이 가능해진다. 또, 각 화소부에서 표시 소자가 액정 소자에 의해 구성되는 경우, 액정 소자는, 예를 들어 전기 광학 장치용 기판상에 형성된 화소 전극과, 대향 기판측에 형성된 대향 전극의 사이에 전기 광학 물질로서 액정을 협지하여 이루어진다.
본 발명의 전자 기기는 상기 과제를 해결하기 위해 상기 기술한 본 발명의 전기 광학 장치를 구비한다.
본 발명의 전자 기기는 상기 기술한 본 발명의 전기 광학 장치를 구비하여 이루어지므로, 고품질의 화상 표시를 행하는 것이 가능한 투사형 표시 장치, 텔레비전, 휴대 전화, 전자 수첩, 워드 프로세서, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 워크 스테이션, 화상 전화, POS 단말, 터치 패널 등의 각종 전자 기기를 실현할 수 있다. 또, 본 발명의 전자 기기로서, 예를 들어 전자 페이퍼 등의 전기 영동 장치, 전자 방출 장치 (Field Emission Display 및 Conduction Electron-Emitter Display), 이들 전기 영동 장치, 전자 방출 장치를 사용한 장치로서 DLP (Digital Light Processing) 등을 실현하는 것도 가능하다.
본 발명의 제 1 반도체 장치용 기판의 제조 방법은 상기 과제를 해결하기 위해, 기판상에 박막 트랜지스터를 형성하는 공정과, 상기 박막 트랜지스터의 상층측에 배선을 형성하는 공정과, 상기 배선과 상기 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층을 형성하는 공정과, 상기 층간 절연층에 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀을 개구한 후, 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 반도체층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 개구하고, 상기 배선과 상기 반도체층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 형성하는 공정을 구비한다.
본 발명의 제 1 반도체 장치용 기판의 제조 방법에 의하면, 제 1 홀을 개구한 후, 복수의 제 2 홀을 개구함으로써 컨택트 홀을 형성한다. 여기에서, 제 1 홀은 기판면상에서 평면적으로 보아 복수의 제 2 홀을 둘러싸도록 개구되므로, 비교적 사이즈가 커진다. 제 1 홀은, 예를 들어 개구 패턴을 갖는 레지스트를 사용하여 층간 절연층에 대해 에칭 처리를 행함으로써 개구된다. 이 때, 레지스트의 막 박리를 방지하기 위해, 건식 에칭법에 의해 제 1 홀을 개구시키는 것이 바람직하다.
또, 복수의 제 2 홀은 건식 에칭법만으로는 반도체층을 깎을 우려가 있기 때문에, 습식 에칭법을 사용하여 개구시키는 것이 바람직하다. 층간 절연층을 2 층 이상으로 형성하는 경우, 상부 층간 절연층이 하부 층간 절연층과 비교하여 에천트에 대한 에칭 레이트가 느리면, 이미 설명한 바와 같이, 제 2 홀을 습식 에칭법에 의해 개구할 때, 상부 층간 절연층 및 하부 층간 절연층의 계면이 패일 우려가 있다.
따라서, 제 1 홀의 측벽에서의 상부 층간 절연층 및 하부 층간 절연층의 계면에 위치하는 일부가 건식 에칭법에 의해 형성되도록 제 1 홀의 깊이를 조정함과 함께, 제 1 홀의 측벽부를 레지스트 등으로 덮어 복수의 제 2 홀을 개구시킨다. 그리고, 예를 들어 배선을 층간 절연층의 표면으로부터 컨택트 홀내에 연속하여 형 성하여 스택 컨택트를 형성함으로써, 컨택트 홀에 형성된 배선의 일부에 단선 불량이 생기는 것을 확실히 방지할 수 있다. 또, 기판면상에 평면적으로 보아 상부 층간 절연층 및 하부 층간 절연층의 계면에 위치하는 제 1 홀의 측벽의 전부가 건식 에칭법에 의해 형성되어도 되고, 상부 층간 절연층 및 하부 층간 절연층의 계면에 위치하는 제 1 홀의 측벽의 일부가 건식 에칭법에 의해 형성되어도 된다.
따라서, 본 발명의 제 1 반도체 장치용 기판의 제조 방법에 의하면, 반도체 장치용 기판의 제조시에 있어서의 수율을 향상시키는 것이 가능해진다.
본 발명의 제 1 반도체 장치용 기판의 제조 방법의 일 양태에서는, 상기 컨택트 홀을 형성하는 공정에서 상기 제 1 홀은 건식 에칭법에 의해 개구한다.
이 양태에 의하면, 컨택트 홀을 형성하는 공정에서 제 1 홀을 레지스트를 사용하여 층간 절연층에 대해 에칭 처리를 행함으로써 개구할 때, 레지스트의 막 박리를 방지하는 것이 가능해진다.
본 발명의 제 1 반도체 장치용 기판의 제조 방법의 다른 양태에서는, 상기 컨택트 홀을 형성하는 공정에서 상기 제 2 홀은 건식 에칭법에 더해 습식 에칭법에 의해 개구한다.
이 양태에 의하면, 건식 에칭법에 의해 제 1 홀의 저부로부터 층간 절연층내에 이르는 소홀 (small hole) 을 개구시킨 후, 습식 에칭법을 사용하여 소홀을 더 뚫어 층간 절연층을 관통시켜 제 2 홀을 개구한다. 따라서, 이 양태에 의하면, 제 2 홀을 개구할 때, 반도체층을 깎거나 또는 꿰뚫는 사태를 방지하는 것이 가능해진다.
본 발명의 제 1 반도체 장치용 기판의 제조 방법의 다른 양태에서는, 상기 층간 절연층을 형성하는 공정에서 상기 층간 절연층을 2 층 이상으로 형성하고, 상기 컨택트 홀을 형성하는 공정은 하부 층간 절연층 및 상기 하부 층간 절연층보다 상층측에 위치하는 상부 층간 절연층에 대해 에칭 처리를 행하고, 상기 상부 층간 절연층을 관통하여 상기 하부 층간 절연층내에 이르도록 상기 제 1 홀을 개구함과 함께, 상기 제 1 홀에서의 상기 상부 층간 절연층 및 상기 하부 층간 절연층의 계면에 위치하는 측벽의 일부를 건식 에칭법에 의해 형성한다.
이 양태에 의하면, 컨택트 홀에 형성된 배선의 일부에 단선 불량이 생기는 것을 확실히 방지하는 것이 가능해진다.
본 발명의 제 2 반도체 장치용 기판의 제조 방법은 상기 과제를 해결하기 위해, 상기 기판상에 박막 트랜지스터를 형성하는 공정과, 상기 박막 트랜지스터의 상층측에 배선을 형성하는 공정과, 상기 배선과 상기 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층을 형성하는 공정과, 상기 층간 절연층에 복수의 소홀을 개구한 후, 상기 층간 절연층에 상기 기판상에 평면적으로 보아 상기 복수의 소홀에 중첩적으로 상기 복수의 소홀을 둘러싸도록 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀을 개구하고, 상기 복수의 소홀을 더 뚫어 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 반도체층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 개구하고, 상기 배선과 상기 반도체층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 형성하는 공정을 구비한다.
본 발명의 제 2 반도체 장치용 기판의 제조 방법에 의하면, 컨택트 홀을 형성하는 공정에서 복수의 소홀을 개구한 후, 기판면상에서 평면적으로 보아 복수의 소홀을 둘러싸도록 복수의 소홀에 중첩적으로 제 1 홀을 개구한다. 이 때, 복수의 소홀은, 예를 들어 대응하는 개구 패턴이 형성된 레지스트를 사용하여 습식 에칭법 및 건식 에칭법의 양측, 혹은 어느 일측을 층간 절연층에 대해 실시함으로써 개구한다.
또, 제 1 홀은 복수의 소홀과 마찬가지로 레지스트를 사용하여 층간 절연층에 대해 에칭 처리를 행함으로써 개구시킨다. 이 때, 레지스트의 막 박리를 방지하기 위해, 건식 에칭법에 의해 제 1 홀을 개구시키는 것이 바람직하다. 제 1 홀을 개구할 때, 복수의 소홀이 더 뚫림으로써, 복수의 제 2 홀이 형성된다.
따라서, 본 발명의 제 2 반도체 장치용 기판의 제조 방법에 의하면, 반도체 장치용 기판의 제조시에 있어서의 수율을 향상시키는 것이 가능해진다.
본 발명의 제 1 또는 제 2 반도체 장치용 기판의 제조 방법의 다른 양태에서는, 상기 배선을 형성하는 공정은 상기 배선을 상기 층간 절연층의 표면으로부터 상기 컨택트 홀내에, 상기 컨택트 홀내에 노출한 상기 반도체층의 표면을 덮도록 상기 길이 방향을 따라 연속하여 형성한다.
이 양태에 의하면, 컨택트 홀에 형성된 배선의 일부에 단선 불량이 생기는 것을 확실히 방지할 수 있다.
본 발명의 이러한 작용 및 다른 이득은 다음에 설명하는 실시 형태로부터 명확해진다.
발명을 실시하기 위한 최선의 형태
이하에서는 본 발명의 실시 형태에 대해 도면을 참조하면서 설명한다. 이하의 실시 형태는 본 발명의 전기 광학 장치를 액정 장치에 적용한 것이다.
<1 : 전기 광학 장치의 전체 구성>
먼저, 본 발명의 전기 광학 장치의 전체 구성에 대해 도 1 ∼ 도 3 을 참조하여 설명한다. 여기에, 도 1 은 TFT 어레이 기판을 그 위에 형성된 각 구성 요소와 함께 대향 기판 측에서 본 전기 광학 장치의 평면도이고, 도 2 는 도 1 의 H-H' 단면도이다. 또한, 도 3 은 전기 광학 장치의 전기적인 구성을 나타내는 블록도이다. 여기에서는, 전기 광학 장치의 일례인 구동 회로 내장형 TFT 액티브 매트릭스 구동 방식의 액정 장치를 예로 든다.
도 1 및 도 2 에 있어서, 본 실시 형태에 관한 전기 광학 장치에서는 TFT 어레이 기판 (10) 과 대향 기판 (20) 이 대향 배치되어 있다. TFT 어레이 기판 (10) 과 대향 기판 (20) 사이에 액정층 (50) 이 봉입되어 있고, TFT 어레이 기판 (10) 과 대향 기판 (20) 은 화상 표시 영역 (10a) 의 주위에 위치하는 시일 영역에 형성된 시일재 (52) 에 의해 서로 접착되어 있다.
시일재 (52) 는 양 기판을 부착하기 위한, 예를 들어 자외선 경화 수지, 열경화 수지 등으로 이루어지고, 제조 프로세스에서 TFT 어레이 기판 (10) 상에 도포된 후, 자외선 조사, 가열 등에 의해 경화된 것이다. 또, 시일재 (52) 중에는 TFT 어레이 기판 (10) 과 대향 기판 (20) 의 간격 (기판간 갭) 을 소정값으로 하기 위한 유리섬유 또는 유리비드 등의 갭재가 살포되어 있다. 즉, 본 실시 형태의 전기 광학 장치는 프로젝터의 라이트 밸브용으로서 소형으로 확대 표시를 행하는데 적합하다.
시일재 (52) 가 배치된 시일 영역의 내측에 병행하여 화상 표시 영역 (10a) 의 프레임 영역을 규정하는 차광성 프레임 차광막 (53) 이 대향 기판 (20) 측에 형성되어 있다. 단, 이러한 프레임 차광막 (53) 의 일부 또는 전부는 TFT 어레이 기판 (10) 측에 내장 차광막으로서 형성되어도 된다. 또, 본 실시 형태에서는, 상기 화상 표시 영역 (10a) 의 주변에 위치하는 주변 영역이 존재한다. 바꿔 말하면, 본 실시 형태에서는 특히 TFT 어레이 기판 (10) 의 중심에서 보아 이 프레임 차광막 (53) 외부가 주변 영역으로서 규정되어 있다.
화상 표시 영역 (10a) 의 주변에 위치하는 주변 영역 중, 시일재 (52) 가 배치된 시일 영역의 외측에 위치하는 영역에는 데이터선 구동 회로 (101) 및 외부 회로 접속 단자 (102) 가 TFT 어레이 기판 (10) 의 1 변을 따라 형성되어 있다. 또, 주사선 구동 회로 (104) 는 이 1 변에 인접하는 2 변 중 어느 하나를 따라, 또한, 상기 프레임 차광막 (53) 에 덮이도록 하여 형성되어 있다. 또한, 주사선 구동 회로 (104) 를 데이터선 구동 회로 (101) 및 외부 회로 접속 단자 (102) 가 형성된 TFT 어레이 기판 (10) 의 1 변에 인접하는 2 변을 따라 형성하도록 해도 된다. 이 경우, TFT 어레이 기판 (10) 의 남은 1 변을 따라 형성된 복수의 배선에 의해 2 개의 주사선 구동 회로 (104) 는 서로 접속되도록 한다.
또한, 대향 기판 (20) 의 4 개의 코너부에는 양 기판간의 상하 도통 단자로서 기능하는 상하 도통재 (106) 가 배치되어 있다. 한편, TFT 어레이 기판 (10) 에는 이들 코너부에 대향하는 영역에서 상하 도통 단자가 형성되어 있다. 이들에 의해, TFT 어레이 기판 (10) 과 대향 기판 (20) 사이에서 전기적인 도통을 취할 수 있다.
도 2 에 있어서, TFT 어레이 기판 (10) 상에는 화소 스위칭용 TFT 나 주사선, 데이터선 등의 배선이 형성된 후의 화소 전극 (9a) 상에 배향막이 형성되어 있다 한편, 대향 기판 (20) 상에는 대향 전극 (21) 외에, 격자 형상 또는 스트라이프 형상의 차광막 (23), 또한 최상층 부분에 배향막이 형성되어 있다. 또한, 액정층 (50) 은, 예를 들어 1 종 또는 수종류의 네마틱 액정을 혼합한 액정으로 이루어지고, 이들 한 쌍의 배향막 사이에서 소정의 배향 상태를 취한다.
또, 도 1 및 도 2 에는 도시되어 있지 않지만, TFT 어레이 기판 (10) 상에는 데이터선 구동 회로 (101) 나 주사선 구동 회로 (104) 등에 더해 복수의 데이터선에 소정 전압 레벨의 프리차지 신호를 화상 신호에 선행하여 각각 공급하는 프리차지 회로, 제조 도중이나 출하시의 당해 전기 광학 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 형성해도 된다.
다음으로, 도 3 을 참조하여 상기 기술한 전기 광학 장치의 전기적인 구성에 대해 설명한다.
도 3 에 나타내는 바와 같이, 전기 광학 장치에는 외부 회로로서 화상 신호 처리 회로 (300), 타이밍 제네레이터 (400) 가 형성된다. 타이밍 제네레이터 (400) 는 각 부에서 사용되는 각종 타이밍 신호를 출력하도록 구성되어 있다. 타이밍 제네레이터 (400) 의 일부인 타이밍 신호 출력 수단에 의해 최소 단위의 클 록이며 각 화소를 주사하기 위한 도트 클록이 작성되고, 이 도트 클록에 기초하여 Y 클록 신호 (YCK), 반전 Y 클록 신호 (YCKB), X 클록 신호 (XCK), 반전 X 클록 신호 (XCKB), Y 스타트 펄스 (YSP) 및 X 스타트 펄스 (XSP) 가 생성된다.
화상 신호 처리 회로 (300) 는 화상 표시 영역 (10a) 에서 컬러 표시를 행하는 경우, 외부로부터 입력 화상 데이터가 입력되면, 이 입력 화상 데이터에 기초하여 적색 (R), 녹색 (G), 및 청색 (B) 의 각 색에 대응하는 R 신호, G 신호, B 신호의 각각의 화상 신호를 생성한다. 또, 도면에서는 간략화하고 있는데, 예를 들어 이러한 입력 화상 데이터를 복수상의 화상 신호에 시리얼-패러렐 변환하여 출력하도록 구성되어도 된다. 화상 신호 처리 회로 (300) 로부터 출력되는 R 신호, G 신호 및 B 신호의 각각은 화상 신호 처리 회로 (300) 로부터 3 개의 화상 신호 공급선 (L1, L2 및 L3) 중 어느 하나를 통해 데이터선 구동 회로 (101) 에 순차적으로 공급된다.
주사선 구동 회로 (104) 에는 Y 클록 신호 (YCK), 반전 Y 클록 신호 (YCKB), 및 Y 스타트 펄스 (YSP) 가 공급된다. 주사선 구동 회로 (104) 는 Y 스타트 펄스 (YSP) 가 입력되면, Y 클록 신호 (YCK) 및 반전 Y 클록 신호 (YCKB) 에 기초하는 타이밍으로 주사 신호 (Y1, Y2, …, Ym) 를 순차적으로 생성하여 출력한다.
데이터선 구동 회로 (101) 의 주요부에는 샘플링 신호 공급 회로 (101a) 및 샘플링 회로 (101b) 가 포함된다. 샘플링 신호 공급 회로 (101a) 는 X 스타트 펄스 (XSP) 가 입력되면, X 클록 신호 (XCK) 및 반전 X 클록 신호 (XCKB) 에 기초하는 타이밍으로 샘플링 신호 (S1, …, Sn) 를 순차적으로 생성하여 출력한다. 샘플링 회로 (101b) 는 P 채널형 또는 N 채널형의 편채널형 TFT 또는 상보형 TFT 로 구성된 샘플링 스위치 (202) 를 복수 구비한다.
TFT 어레이 기판 (10) 의 중앙을 차지하는 화상 표시 영역 (10a) 에는 종횡으로 데이터선 (6a) 및 주사선 (3a) 이 배선되어 있고, 그들의 교점에 대응하는 각 화소부에 매트릭스 형상으로 배열된 액정 소자 (118) 의 화소 전극 (9a) 및 화소 전극 (9a) 을 스위칭 제어하는 화소 스위칭 소자로서 TFT (30) 를 구비한다. 또, 본 실시 형태에서는 특히 주사선 (3a) 의 총 개수를 m 개 (단, m 은 2 이상의 자연수) 로 하고, 데이터선 (6a) 의 총 개수를 n 개 (단, n 은 2 이상의 자연수) 로 하여 설명한다.
화상 표시 영역 (10a) 에 배선된 복수의 데이터선 (6a) 은 각각 R 용, G 용 및 B 용의 3 종 중 어느 하나로서 형성되어 있다. 또, 샘플링 회로 (101b) 에서 샘플링 스위치 (202) 는 각 데이터선 (6a) 에 형성되어 있다. 각 샘플링 스위치 (202) 는 샘플링 회로 (200) 로부터 출력되는 샘플링 신호 (Si (i = 1, 2, …, Sn)) 에 따라 대응하는 데이터선 (6a) 에 R 신호, G 신호 및 B 신호 중 어느 하나를 샘플링하여 공급한다.
도 4 중 하나의 화소부의 구성에 착안하면, TFT (30) 의 소스 전극에는 R 신호, G 신호, B 신호 중의 어느 하나가 공급되는 데이터선 (6a) 이 전기적으로 접속되어 있는 한편, TFT (30) 의 게이트 전극에는 주사 신호 (Yj (단, j = 1, 2, …, m)) 가 공급되는 주사선 (3a) 이 전기적으로 접속됨과 함께, TFT (30) 의 드레인 전극에는 액정 소자 (118) 의 화소 전극 (9a) 이 접속되어 있다. 여기에서, 각 화소부에서 액정 소자 (118) 는 화소 전극 (9a) 과 대향 전극 (21) 사이에 액정을 협지하여 이루어진다. 따라서, 각 화소부는 주사선 (3a) 과 데이터선 (6a) 의 각 교점에 대응하여 매트릭스 형상으로 배열된다.
액정 소자 (118) 의 화소 전극 (9a) 에는 TFT (30) 를 일정 기간만 그 스위치를 닫음으로써, 데이터선 (6a) 으로부터 화상 신호가 소정의 타이밍으로 공급된다. 이에 의해, 액정 소자 (118) 에는 화소 전극 (9a) 및 대향 전극 (21) 의 각각의 전위에 의해 규정되는 인가 전압이 인가된다. 액정은 인가되는 전압 레벨에 의해 분자 집합의 배향이나 질서가 변화함으로써, 광을 변조하고, 계조 표시를 가능하게 한다. 노멀리 화이트 모드이면, 각 화소의 단위로 인가된 전압에 따라 입사광에 대한 투과율이 감소하고, 노멀리 블랙 모드이면, 각 화소의 단위로 인가된 전압에 따라 입사광에 대한 투과율이 증가되어 전체로서 액정 패널 (100) 로부터는 화상 신호에 따른 콘트라스트를 갖는 광이 출사한다.
여기에서, 유지된 화상 신호가 리크되는 것을 방지하기 위해, 축적 용량 (70) 이 액정 소자 (118) 와 병렬로 부가되어 있다. 예를 들어, 화소 전극 (9a) 의 전압은 소스 전압이 인가된 시간보다 3 자릿수나 긴 시간만큼 축적 용량 (70) 에 의해 유지되기 때문에, 유지 특성이 개선되는 결과, 고콘트라스트비가 실현된다.
<2 : 화소부에서의 구성>
이하에서는, 본 발명의 본 실시 형태에 있어서의 전기 광학 장치의 화소부에서의 구성에 대해 도 4 ∼ 도 6 을 참조하여 설명한다.
여기에, 도 4 는 데이터선, 주사선, 화소 전극 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도이다. 또, 도 5 는 도 4 의 A-A' 단면도이다. 또, 도 5 에서는 각 층ㆍ각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해, 그 각 층ㆍ각 부재마다 축척을 다르게 하고 있다.
도 4 에 있어서, 전기 광학 장치의 TFT 어레이 기판 (10) 상에는 매트릭스 형상으로 복수의 투명한 화소 전극 (9a) (점선부 (9a') 에 의해 윤곽이 나타나 있음) 이 형성되어 있고, 화소 전극 (9a) 의 종횡의 경계 각각에 따라 데이터선 (6a) 및 주사선 (3a) 이 형성되어 있다.
또, 반도체층 (1a) 중 도 4 중 사선 영역으로 나타낸 채널 영역 (1a') 에 대향하도록 주사선 (3a) 이 배치되어 있고, 주사선 (3a) 은 게이트 전극을 포함한다. 이와 같이, 주사선 (3a) 과 데이터선 (6a) 이 교차하는 개소에는 각각 채널 영역 (1a') 에 주사선 (3a) 의 일부가 게이트 전극으로서 대향 배치된 화소 스위칭용 TFT (30) 가 형성되어 있다.
여기에서, 도 6 은 도 5 에 나타내는, 데이터선 (6a) 과 TFT (30) 의 반도체층 (1a) 의 접속 부분의 구성을 더욱 상세하게 나타내는 단면도이다. 도 5 및 도 6 에 나타내는 바와 같이, 데이터선 (6a) 은 그 상면이 평탄화된 제 2 층간 절연층 (42) 을 하지로 하여 형성되어 있고, 제 2 층간 절연층 (42) 을 관통하는 컨택트 홀 (81) 내에 형성된 데이터선 (6a) 의 일부가, 제 1 층간 절연층 (41) 을 관통하는 컨택트 홀 (82) 내로부터 제 1 층간 절연층 (41) 의 표면에 연속적으로 형성된 중계층 (71b) 을 통해 TFT (30) 의 고농도 소스 영역 (1d) 에 접속되어 있다. 본 실시 형태에서는 데이터선 (6a) 은, 예를 들어 Al (알루미늄) 함유 재료, 혹은 Al 단체를 재료로서 사용하여 형성되어 있다. 또, 중계층 (71b) 은 바람직하게는 도전성의 폴리규소막을 사용하여 형성되어 있다.
또, 도 5 에 있어서, 축적 용량 (70) 은 TFT (30) 의 고농도 드레인 영역 (1e) 및 화소 전극 (9a) 에 접속된 화소 전위측 용량 전극으로서의 하부 용량 전극 (71) 과, 고정 전위측 용량 전극으로서의 상부 용량 전극 (300) 의 일부가 유전체막 (75) 을 통해 대향 배치됨으로써 형성되어 있다.
도 4 및 도 5 에 나타내는 바와 같이, 상부 용량 전극 (300) 은, 예를 들어 금속 또는 합금을 포함하는 도전성의 차광막으로 이루어지고, 상측 차광막 (내장 차광막) 의 일례로서 TFT (30) 의 상측에 형성되어 있다. 또, 이 상부 용량 전극 (300) 은 고정 전위측 용량 전극으로서도 기능한다. 상부 용량 전극 (300) 은, 예를 들어 Ti (티탄), Cr (크롬), W (텅스텐), Ta (탄탈), Mo (몰리브덴), Pd (팔라듐) 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드, 폴리실리사이드, 이들을 적층한 것 등으로 이루어진다. 또는, 상부 용량 전극 (300) 은 Al (알루미늄), Ag (은) 등의 다른 금속을 포함해도 된다. 단, 상부 용량 전극 (300) 은, 예를 들어 도전성의 폴리규소막 등으로 이루어지는 제 1 막과 고융점 금속을 포함하는 금속 실리사이드막 등으로 이루어지는 제 2 막이 적층된 다층 구조를 가져도 된다.
한편, 하부 용량 전극 (71) 은, 예를 들어 도전성의 폴리규소막으로 이루어지고, 화소 전위측 용량 전극으로서 기능한다. 하부 용량 전극 (71) 은 화소 전위측 용량 전극으로서의 기능 외에, 상측 차광막으로서의 상부 용량 전극 (300) 과 TFT (30) 사이에 배치되는, 광흡수층 또는 상측 차광막의 다른 예로서의 기능을 가지며, 또한 화소 전극 (9a) 과 TFT (30) 의 고농도 드레인 영역 (1e) 을 중계 접속하는 기능을 갖는다. 단, 하부 용량 전극 (71) 도 상부 용량 전극 (300) 과 마찬가지로, 금속 또는 합금을 포함하는 단일층막 또는 다층막으로 구성해도 된다.
용량 전극으로서의 하부 용량 전극 (71) 과 상부 용량 전극 (300) 사이에 배치되는 유전체막 (75) 은, 예를 들어 HTO (High Temperature Oxide) 막, LTO (Low Temperature Oxide) 막 등의 산화 규소막, 또는 질화 규소막 등으로 구성된다. 축적 용량 (70) 을 증대시키는 관점에서는 막의 신뢰성이 충분히 얻어지는 한, 유전체막 (75) 은 얇을수록 좋다.
또, 상부 용량 전극 (300) 은 화소 전극 (9a) 이 배치된 화상 표시 영역으로부터 그 주위에 연장 형성되고, 정전위원과 전기적으로 접속되어 고정 전위가 된다. 이러한 정전위원으로는 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 에 공급되는 정전원이나 부전원의 정전위원이어도 되고, 대향 기판 (20) 의 대향 전극 (21) 에 공급되는 정전위라도 상관없다.
한편, TFT (30) 의 하측에는 하지 절연막 (12) 을 통해 하측 차광막 (11a) 이 격자 형상으로 형성되어 있다.
하측 차광막 (11a) 은 TFT 어레이 기판 (10) 측으로부터 장치내에 입사하는 복귀광으로부터 TFT (30) 의 채널 영역 (1a') 및 그 주변을 차광하기 위해 형성되어 있다. 이 하측 차광막 (11a) 은 상측 차광막의 일례를 구성하는 상부 용량 전극 (300) 과 마찬가지로, 예를 들어 Ti, Cr, W, Ta, Mo, Pd 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드, 폴리실리사이드, 이들을 적층한 것 등으로 이루어진다. 또한, 하측 차광막 (11a) 에 대해서도, 그 전위 변동이 TFT (30) 에 대해 악영향을 미치는 것을 피하기 위해, 상부 용량 전극 (300) 과 마찬가지로 화상 표시 영역으로부터 그 주위에 연장 형성하여 정전위원에 접속하면 된다.
하지 절연층 (12) 은 하측 차광막 (11a) 으로부터 TFT (30) 를 층간 절연하는 기능 외에, TFT 어레이 기판 (10) 의 전면에 형성됨으로써, TFT 어레이 기판 (10) 의 표면의 연마시에 있어서의 거칠어짐이나, 세정후에 남는 더러움 등으로 화소 스위칭용 TFT (30) 의 특성의 열화를 방지하는 기능을 갖는다.
화소 전극 (9a) 은 하부 용량 전극 (71) 을 중계함으로써, 컨택트 홀 (83 및 85) 을 통해 반도체층 (1a) 중 고농도 드레인 영역 (1e) 에 전기적으로 접속되어 있다.
도 4 및 도 5 에 나타내는 바와 같이, 전기 광학 장치는 투명한 TFT 어레이 기판 (10) 과, 이것에 대향 배치되는 투명한 대향 기판 (20) 을 구비하고 있다. TFT 어레이 기판 (10) 은, 예를 들어 석영 기판, 유리 기판, 규소 기판으로 이루어지고, 대향 기판 (20) 은, 예를 들어 유리 기판이나 석영 기판으로 이루어진다.
TFT 어레이 기판 (10) 에는 화소 전극 (9a) 이 형성되어 있고, 그 상측에는 러빙 처리 등의 소정의 배향 처리가 행해진 배향막 (16) 이 형성되어 있다. 화소 전극 (9a) 은, 예를 들어 ITO (Indium Tin 0xide) 막 등의 투명 도전성 막으로 이루어진다. 또 배향막 (16) 은, 예를 들어 폴리이미드막 등의 유기막으로 이루어진다.
한편, 대향 기판 (20) 에는 그 전체면에 걸쳐 대향 전극 (21) 이 형성되어 있고, 그 하측에는 러빙 처리 등의 소정의 배향 처리가 행해진 배향막 (22) 이 형성되어 있다. 대향 전극 (21) 은, 예를 들어 ITO 막 등의 투명 도전성 막으로 이루어진다. 또 배향막 (22) 은 폴리이미드막 등의 유기막으로 이루어진다.
대향 기판 (20) 에는 격자 형상 또는 스트라이프 형상의 차광막을 형성하도록 해도 된다. 이러한 구성을 채용함으로써, 상부 용량 전극 (300) 으로서 형성된 상측 차광막과 함께 TFT 어레이 기판 (10) 측으로부터의 입사광의 채널 영역 (1a') 내지 그 주변으로의 침입을 저지하는 것을 보다 확실히 저지할 수 있다. 또한, 대향 기판 (20) 상의 차광막은 적어도 외광이 조사되는 면에서 반사율이 높아지도록 형성함으로써, 전기 광학 장치의 온도 상승을 방지하는 작용을 한다.
이와 같이 구성되고, 화소 전극 (9a) 과 대향 전극 (21) 이 대면하도록 배치된 TFT 어레이 기판 (10) 과 대향 기판 (20) 의 사이에는 액정층 (50) 이 형성된다. 액정층 (50) 은 화소 전극 (9a) 으로부터의 전계가 인가되어 있지 않은 상태에서 배향막 (16 및 22) 에 의해 소정의 배향상태를 취한다.
도 5 에 있어서, 화소 스위칭용 TFT (30) 는 LDD (Lightly Doped Drain) 구조를 갖고 있고, 주사선 (3a), 당해 주사선 (3a) 으로부터의 전계에 의해 채널이 형성되는 반도체층 (1a) 의 채널 영역 (1a'), 주사선 (3a) 과 반도체층 (1a) 을 절연하는 게이트 절연막을 포함하는 절연막 (2), 반도체층 (1a) 의 저농도 소스 영역 (1b) 및 저농도 드레인 영역 (1c), 반도체층 (1a) 의 고농도 소스 영역 (1d) 및 고농도 드레인 영역 (1e) 을 구비하고 있다.
주사선 (3a) 상에는 고농도 소스 영역 (1d) 으로 통하는 컨택트 홀 (82) 및 고농도 드레인 영역 (1e) 으로 통하는 컨택트 홀 (83) 이 각각 개구된 제 1 층간 절연층 (41) 이 형성되어 있다.
제 1 층간 절연층 (41) 상에는 하부 용량 전극 (71) 및 상부 용량 전극 (300) 이 형성되어 있고, 이들 위에는 컨택트 홀 (81 및 85) 이 각각 개구된 제 2 층간 절연층 (42) 이 형성되어 있다.
제 2 층간 절연층 (42) 상에는 데이터선 (6a) 이 형성되어 있고, 이들 위에는 하부 용량 전극 (71) 으로 통하는 컨택트 홀 (85) 이 형성된 제 3 층간 절연층 (43) 이 형성되어 있다. 화소 전극 (9a) 은 이와 같이 구성된 제 3 층간 절연층 (43) 의 상면에 형성되어 있다.
또, 도 4 및 도 5 에 나타낸 바와 같이, 축적 용량 (70), 주사선 (3a), TFT (30) 등의 제 2 층간 절연층 (42) 아래에 존재하는 각종 부재에 따라 생기는 단차는 제 2 층간 절연층 (42) 의 표면을 평탄화 처리함으로써 완화되어 있다. 예를 들어, 이 평탄화는 CMP (Chemical Mechanical Polishing) 처리 등의 연마 처리, 또는 유기 SOG (Spin On Glass) 를 사용함으로써 실시된다. 단, 이와 같이 제 2 층간 절연층 (42) 에 평탄화 처리를 행하는 대신에 또는 추가로 TFT 어레이 기판 (10), 하지 절연막 (12) 및 제 1 층간 절연막 (41) 중 적어도 하나에 홈을 형성하고, 축적 용량 (70), 주사선 (3a), TFT (30) 등을 매립함으로써 평탄화 처리를 행 하도록 해도 된다.
<3 ; 주변 영역상의 구성>
이상 설명한 화소부에서의 구성은 도 4 에 나타내는 바와 같이, 각 화소부에 있어서 공통이다. 도 1 및 도 2 를 참조하여 설명한 화상 표시 영역 (10a) 에는 이러한 화소부에서의 구성이 주기적으로 형성되어 있게 된다. 한편, 이러한 전기 광학 장치에서는, 화상 표시 영역 (10a) 의 주위에 위치하는 주변 영역에 도 1 ∼ 도 3 을 참조하여 설명한 바와 같이, 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 가 형성되어 있다. 그리고, 이들 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 는, 예를 들어 복수의 스위칭 소자로서의 TFT 나 배선 등등으로 구성되어 있다.
도 7 은 주변 영역상에 형성되는 스위칭 소자의 일례인 편채널형 TFT 의 구성을 나타내는 개략적인 평면도이고, 도 8 은 도 7 의 X-X' 단면도이고, 도 9 는 도 7 의 Y-Y' 단면도이다.
이하에서는 도 7 ∼ 도 9 를 참조하여 주변 영역에 형성된 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 에 있어서의, 회로 소자나 배선 등의 구성의 일례로서, 도 3 에 나타내는 샘플링 스위치 (202) 의 구성에 대해 설명한다. 이 샘플링 스위치 (202) 는 편채널형 TFT 에 의해 형성되는 것으로 한다.
도 7 및 도 8 에 나타내는 바와 같이, 샘플링 스위치로서의 TFT (202) 는 반도체층 (220), 게이트 절연막 (2), 및 게이트 전극막 (116) 을 포함하고, 반도체층 (220) 의 드레인 및 소스에 접속되는 각종 배선 (222a 및 222b) 이 형성된다. 그리고, 도 8 또는 도 9 에 있어서, 부호 12, 41, 42 및 43 등이 나타나 있는 것으로부터 알 수 있듯이, 당해 TFT (202) 및 그 상층의 구축물은 도 5 에 나타낸 화소부에서의 구성과 동시에 형성되어 있는 것이다. 즉, 반도체층 (220) 은 TFT (30) 의 반도체층 (1a) 과 동시에 형성되어 있고, 게이트 전극막 (116) 은 주사선 (3a) 과 동시에 형성되어 있는 것이다. 또, 배선 (222a 및 222b) 도 도 5 에 나타내는 데이터선 (6a) 과 동시에 형성되어 있다. 또한, 도 7로부터 도 9에서는 도시되어 있지 않지만, 도 5에서의 하부 용량 전극 (71) 이나 상부 용량 전극 (300) 과 동시에 박막을 형성하고, 이것도 TFT (202) 에 전기적으로 접속되는 배선 등으로서 이용하도록 해도 된다.
이와 같이, 화소부에서의 구성과 주변 영역에서의 TFT (202) 등의 각종 회로 소자 및 배선 등등을 동시에 형성하는 구성에 의하면, 이들을 따로따로 형성하는 양태에 비해 그 제조공정의 간략화, 또는 생략화 등을 달성할 수 있다.
그리고, 본 실시 형태에서는 특히 이러한 회로 소자로서의 TFT (202) 의 반도체층 (220) 및 게이트 전극막 (116) 과, 배선 (222a 및 222b) 은 화소부에서의 TFT (30) 의 반도체층 (1a) 과 데이터선 (6a) 과 마찬가지로, 제 1 및 제 2 층간 절연층 (41 및 42) 에 의해 서로 층간 절연되어 있다. 이러한 구성에 의하면, 본 발명에 관한 「상부 층간 절연층」은 제 2 층간 절연층 (42) 에 상당하고, 본 발명에 관한 「하부 층간 절연층」은 제 1 층간 절연층 (41) 에 상당하고, 본 발명에 관한 「상부 도전층」은 배선 (222a 및 222b) 의 각각에 상당하고, 본 발명에 관한 「하부 도전층」은 반도체층 (220) 에 상당한다.
그리고, 제 2 층간 절연층 (42) 의 표면으로부터 제 1 및 제 2 층간 절연층 (41 및 42) 을 관통하여 반도체층 (220) 의 표면에 이르는 컨택트 홀 (183) 이 개구되어 있다. 컨택트 홀 (183) 은 도 7 에 나타내는 바와 같이, 반도체층 (220) 에서의 소스 및 드레인에 대해 형성되어 있다.
도 7 로부터 도 9 에 나타내는 바와 같이, 컨택트 홀 (183) 은 제 1 층간 절연층 (41) 에 개구된 제 1 홀 (185a), 및 제 1 홀 (185a) 의 저부에 개구된 복수의 제 2 홀 (185b) 에 의해 형성된다. 컨택트 홀 (183) 에 있어서, 제 1 홀 (185a) 은 도 7 에 나타내는 바와 같이, TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 반도체층 (220) 의 소스 및 드레인상에 TFT (202) 의 채널 폭방향 (도 7 중에 나타내는 화살표 W 의 방향) 을 따라 연장되도록 직사각형 형상으로 형성된다. 또한, 제 1 홀 (185a) 은 도 8 또는 도 9 에 나타내는 바와 같이, 제 2 층간 절연층 (42) 의 표면으로부터 제 2 층간 절연층 (42) 을 관통하여 제 1 층간 절연층 (41) 내에 이르도록 개구되어 있다. 따라서, 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 의 계면은 컨택트 홀 (183) 에 있어서 제 1 홀 (185a) 의 측벽에 위치한다.
도 7 에 나타내는 바와 같이, TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 제 1 홀 (185a) 의 저부에 개구된 복수의 제 2 홀 (185b) 은 제 1 홀 (185a) 의 길이 방향을 따라 배열된다. 각 제 2 홀 (185b) 은 제 1 홀 (185a) 의 저부로부터 제 1 층간 절연층 (41) 을 관통하여 반도체층 (220) 의 표면에 이른다.
예를 들어, 제 1 홀 (185a) 의 폭 (D0) 은 5[㎛] 로 형성되고, 각 제 2 홀 (185b) 은 제 2 홀 (185b) 의 직경 (r0) 이 2[㎛] 이고, 또한 인접하는 2 개의 제 2 홀 (185b) 의 간격 (d0) 이 1.5[㎛] 가 되도록 개구된다. 또, 반도체층 (220) 의 소스측 및 드레인측의 어느 하나에 있어서, 컨택트 홀 (183) 내에서의 제 2 홀 (185b) 의 총수는 예를 들어 60 개이다. 또, 도 7 중, 제 2 홀 (185b) 의 평면 형상을 원형상으로 나타내고 있는데, 제 2 홀 (185b) 의 평면 형상은 원형상에 한정되지 않는다. 또한, TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 제 1 홀 (185a) 의 저부에 이 제 1 홀 (185a) 의 길이 방향을 따라 연장되는 하나의 제 2 홀 (185b) 이 형성되도록 해도 된다.
또, 반도체층 (220) 의 소스에 전기적으로 접속되는 배선 (222a) 은 컨택트 홀 (183) 에 대해 다음과 같이 형성되어 있다. 또한, 반도체층 (220) 의 드레인에 전기적으로 접속되는 배선 (222b) 은 다음에 설명하는 배선 (222a) 과 동일한 구성이므로, 중복되는 설명은 생략한다.
도 7 에 있어서, 배선 (222a) 은 TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 제 1 홀 (185a) 의 폭 (D0) 보다 작고, 제 2 홀의 직경 (r0) 보다 큰 폭 (D1) 이 되도록 형성되어 있다. 그리고, 도 8 에 나타내는 바와 같이, 배선 (222a) 은 제 2 층간 절연층 (42) 의 표면으로부터 컨택트 홀 (183) 내에, 컨택트 홀 (183) 내에 노출한 반도체층 (220) 의 표면을 덮도록 제 1 홀 (185a) 의 길이 방향을 따라 연속하여 형성되어 있다. 그리고, 컨택트 홀 (183) 내에 형성된 배선 (222a) 의 일부에 의해 스택 컨택트가 형성된다. 이러한 스택 컨택트를 통해 TFT (202) 의 소스와 배선 (222a) 이 전기적으로 접속된다.
여기에서, 도 10 및 도 11 을 참조하여 본 실시 형태의 비교예로서 이미 설명한 종래의 스택 컨택트를 사용하여 TFT (202) 와 배선 (222a 및 222b) 을 접속시키는 구성에 대해 설명한다. 도 10 은 비교예에서의 편채널형 TFT 의 구성을 나타내는 개략적인 평면도이고, 도 11 은 비교예에 있어서, 도 9 에 나타내는 단면에 대응하는 부분의 구성을 나타내는 단면도이다.
도 10 에 나타내는 바와 같이, 반도체층 (220) 에서의 소스측 및 드레인측에 각각 TFT (202) 의 채널 폭방향 (W) 을 따라 복수의 스택 컨택트가 배열되어 있다. 이하에서는, 반도체층 (220) 에서의 소스측에 형성된 복수의 스택 컨택트의 구성에 대해 설명한다. 또, 반도체층 (220) 에서의 드레인측에 형성된 복수의 스택 컨택트의 구성은 소스측과 동일하므로, 중복되는 설명은 생략한다.
복수의 스택 컨택트는 각각 컨택트 홀 (184) 내에 형성된 배선 (222a) 의 일부에 의해 형성되어 있다. 또한, TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 반도체층 (220) 에서의 소스측에 채널 폭방향 (W) 을 따라 복수의 컨택트 홀 (184) 이 배열되어 있다. 컨택트 홀 (184) 은 제 2 층간 절연층 (42) 의 표면으로부터 제 1 및 제 2 층간 절연층 (41 및 42) 을 관통하여 반도체층 (220) 의 표면에 이른다. 도 10 및 도 11 에 나타내는 바와 같이, 컨택트 홀 (184) 은 제 2 층간 절연층 (42) 에 개구된 제 1 홀 (186a), 및 제 1 홀 (186a) 의 저부에 개구된 제 2 홀 (186b) 에 의해 형성된다. 그리고, 배선 (222a) 은 제 2 층간 절연층 (42) 의 표면으로부터 컨택트 홀 (184) 내에, 컨택트 홀 (184) 내에 노 출한 반도체층 (220) 의 표면을 덮도록 연속하여 형성되어 있다.
따라서, 도 11 에 있어서, 서로 인접하는 2 개의 스택 컨택트를 형성하는 배선 (222a) 의 일부에 착안하면, 일측의 스택 컨택트의 제 2 홀 (186b) 에 형성된 부분은 타측의 스택 컨택트의 제 2 홀 (186b) 에 형성된 부분과, 2 개의 제 1 홀 (186a) 에 형성된 다른 부분을 통해 전기적으로 접속된다.
이에 대해, 도 9 에 있어서, 본 실시 형태에서는 스택 컨택트를 형성하는 배선 (222a) 의 일부에 있어서, 인접하는 2 개의 제 2 홀 (185b) 내에 형성된 부분은 일측의 제 2 홀 (185b) 내로부터 제 1 홀 (185a) 의 저부를 통해 타측의 제 2 홀 (185b) 내에 연속적으로 형성되어 있다. 따라서, 스택 컨택트를 형성하는 배선 (222a) 의 일부에서, 인접하는 2 개의 제 2 홀 (185b) 내에 형성된 부분을 전기적으로 접속하기 위한 배선 길이를 종래와 비교하여 짧게 하는 것이 가능해진다. 또한, 도 11 에 있어서 인접하는 제 2 홀 (186b) 의 간격과 비교하여 도 9 에 있어서 인접하는 제 2 홀 (185b) 의 간격을 작게 할 수 있다. 따라서, 이 점을 감안하면, 상기 기술한 배선 (222a) 에서의 인접하는 2 개의 제 2 홀 (185b) 내에 형성된 부분을 전기적으로 접속하기 위한 배선 길이를 종래와 비교하여 현저하게 짧게 하는 것이 가능해진다.
따라서, 본 실시 형태에서는 제 1 및 제 2 층간 절연층 (41 및 42) 의 2 층을 관통하여 형성되는 스택 컨택트에 형성된 배선 (222a) 의 배선 길이가 길어지는 것을 억제하는 것이 가능해진다. 또한, 도 11 에 나타내는 바와 같이, 복수의 스택 컨택트내에 배선 (222a) 을 형성시키는 경우와 비교하여 스택 컨택트에 있어 서의 배선 (222a) 의 커버리지를 비교예에 대해 향상시키는 것이 가능해진다.
여기에서, 전기 광학 장치의 구동시, 도 7 로부터 도 9 에 나타내는 스택 컨택트의 구성에 의하면, 컨택트 홀 (183) 내에 형성된 배선 (222a) 의 일부에서, 컨택트 홀 (183) 의 제 1 홀 (185a) 에 형성된 부분으로부터 각 제 2 홀 (185b) 내에 형성된 부분을 통해 반도체층 (220) 에 이르는 전류 경로가 형성된다. 상기 기술한 바와 같이, 본 실시 형태에서는 스택 컨택트에 형성된 배선 (222a) 의 일부의 배선 길이를 짧게 할 수 있기 때문에, 스택 컨택트에서의 배선 (222a) 과 컨택트 홀 (183) 의 벽면의 상대적인 접촉 저항을 저하시키는 것이 가능해진다. 또, 스택 컨택트에 형성된 배선 (222a) 의 일부분에 있어서, 제 2 홀 (185b) 이외의 부분에서 컨택트 홀 (183) 의 제 1 홀 (185a) 의 측벽으로부터 저부에 이르는 전류 경로를 확보하는 것도 가능해진다. 따라서, 스택 컨택트에서의 배선 (222a) 의 상대적인 배선 저항도 저하시킬 수 있다. 또한, 가령 배선 (222a) 의 일부에서 복수의 제 2 홀 (185b) 중 일부에 형성된 부분에 단선 불량이 생겨도, 제 2 홀 (185b) 외에 형성된 전류 경로에 있어서 배선 (222a) 과 반도체층 (220) 의 전기적 도통을 확보할 수 있다는 용장 배선적 효과를 얻는 것이 가능해진다.
또, 상기 기술한 바와 같이, 컨택트 홀 (183) 에 있어서, 제 1 홀 (185a) 의 길이 방향이 채널 폭방향 (W) 을 따라 연장되도록 형성됨과 함께, 복수의 제 2 홀 (185b) 이 제 1 홀 (185a) 의 길이 방향을 따라 배열됨으로써, TFT (202) 에서의 채널 폭을 확대하는 것이 가능해진다. 따라서, TFT (202) 의 이동도를 높일 수 있다.
따라서, 본 실시 형태에 의하면, TFT (202) 에서의 온 전류를 증가시키는 것이 가능해진다. 본 발명자들의 연구에 의하면, 도 10 및 도 11 에 나타내는 비교예에서는, 예를 들어 TFT (202) 에서의 온 전류의 값이 550[μA] 이었던 것에 대해, 본 실시 형태에서의 TFT (202) 의 온 전류의 값을 620[μA] 로 증가시키는 것이 가능해진다. 즉, 비교예에 대해 본 실시 형태에서는 TFT (202) 의 온 전류의 값을 14% 증가시킬 수 있다는 수치적 효과가 얻어진다.
여기에서, 도 9 에 나타내는 바와 같이, 주변 영역에서도 배선 (222a) 상에 제 3 층간 절연층 (43) 이 형성됨과 함께, 동 도면 중에 도시를 생략하고 있지만, 도 5 에 나타내는 배향막 (16) 이 추가로 제 3 층간 절연층 (43) 상에 형성된다. 배선 (222a) 상에 형성되는 제 3 층간 절연층 (43) 의 표면에는 배선 (222a) 의 표면 형상에 대응한 요철이 형성된다. 그리고, 제 3 층간 절연층 (43) 의 표면 형상은 배향막 (16) 의 표면 형상으로서 반영된다.
도 11 에 있어서, 비교예에서는 배선 (222a) 상에 형성되는 제 3 층간 절연층 (43) 의 표면에 형성된 요철 형상은 단차가 비교적 커진다. 따라서, 배향막 (16) 의 표면에도 단차가 큰 요철 형상이 형성되므로, 전기 광학 장치의 제조시, 러빙 처리시에 배향막 (16) 의 표면이 손상되어 막 박리가 생길 우려가 있다.
한편, 도 9 에 있어서, 스택 컨택트에 형성된 배선 (222a) 의 일부상에 형성되는 제 3 층간 절연층 (43) 의 표면에서는 요철의 단차 형상을 완만하게 할 수 있다. 따라서, 스택 컨택트에서의 제 1 홀 (185a) 상에 형성된 배향막 (16) 의 표면을 비교적 평탄하게 하는 것이 가능해지므로, 러빙 처리에서의 배향막 (16) 의 막 박리나 손상이 생기는 것을 방지하는 것이 가능해진다.
또, 러빙 처리에 있어서 배향막 (16) 이 손상되면, 전기 광학 장치의 구동시, 표시 화면상에 표시 편차가 생길 우려가 있다. 또한, 데이터선 구동 회로 (101) 에 있어서, 샘플링 스위치 (202) 의 온 전류가 저하되면, 각 데이터선 (6a) 의 전위가 화상 신호 공급 회로 (300) 로부터 출력된 화상 신호에 대응하는 값보다 낮은 값이 되어 표시 화면상에 세로 라인 편차가 생길 우려가 있다. 이상 설명한 본 실시 형태에 의하면, 이들 문제점이 발생하는 것을 방지할 수 있기 때문에, 전기 광학 장치에서의 표시 불량을 방지하여 고품질의 화상 표시를 행하는 것이 가능해진다.
또, 도 7 로부터 도 9 를 참조하여 설명한 스택 컨택트는, 예를 들어 제 1 층간 절연층 (41), 제 2 층간 절연층 (42), 및 제 3 층간 절연층 (43) 의 어느 1 층 또는 2 층 이상의 층간 절연층에 의해 층간 절연되는 상부 도전층 및 하부 도전층을 전기적으로 접속하기 위해 형성되어도 된다.
또는, 본 실시 형태에 관한 스택 컨택트는 도 4 로부터 도 6 을 참조하여 설명한 화소부에서 적용되어도 되고, 데이터선 구동 회로 (101) 뿐만 아니라, 주사선 구동 회로 (104) 에서 적용되어도 된다.
<4 ; 전기 광학 장치의 제조 방법>
상기 기술한 실시 형태의 전기 광학 장치의 제조 프로세스에 대해 도 12 로부터 도 15 를 참조하여 설명한다. 도 12 는 제조 프로세스의 각 공정에서의 도 9 에 나타내는 단면의 구성을 순서대로 나타내는 공정도이고, 도 13 은 제 1 홀 의 형성에 관한 순서에 대해 설명하기 위해, 반도체층 (220) 을 TFT 어레이 기판 (10) 의 기판면상에 평면적으로 본 평면도이다. 또, 도 14 는 도 12 에 계속되는 제조 프로세스의 각 공정에서의 단면의 구성을 순서대로 나타내는 공정도이고, 도 15 는 제 2 홀의 형성에 관한 수순에 대해 설명하기 위해, 반도체층 (220) 을 TFT 어레이 기판 (10) 의 기판면상에 평면적으로 본 평면도이다.
또, 이하에서는 본 실시 형태에서 특징적인 주변 영역의 배선 (222a 및 222b) 과, 반도체층 (220) 을 접속하는 스택 컨택트의 형성에 대해서만 특히 상세하게 설명하기로 하고, 그 이외의 주사선 (3a), 반도체층 (1a), 게이트 전극 (3a), 축적 용량 (70) 이나 데이터선 (6a) 등의 제조 공정에 관해서는 생략하기로 한다.
도 12(a) 에 있어서, TFT 어레이 기판 (10) 상의 주변 영역에 하지 절연층 (12) 이나 TFT (202) 가 형성되어 있다. 그리고, TFT (202) 상에 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 이 형성되어 있다. 제 1 층간 절연층 (41) 은, 예를 들어 상압 또는 감압 CVD (Chemical Vapor Deposition) 법 등에 의해 TEOS 가스 등을 사용하여 NSG (논실리케이트 유리) 나 BPSG (붕소 인 실리케이트 유리) 등의 실리케이트 유리막으로서 형성한다. 또, 제 1 층간 절연층 (41) 상에, 예를 들어 상압 또는 감압 CVD 법 등에 의해 MNSG 나 NSG 또는 BPSG 등의 실리케이트 유리막으로서 제 2 층간 절연층 (42) 을 형성한다.
이 상태에서 제 2 층간 절연층 (42) 상에, 예를 들어 레지스트 (800a) 를 형성하고, 상기 레지스트 (800a) 를 포토리소그래피법을 사용하여 패터닝하여 제 1 홀 (185a) 의 형성 위치에 대응하는 개소에 개구부 (802) 를 형성한다. 여기에 서, 도 13 에는 반도체층 (220) 및 게이트 전극막 (116) 과 레지스트 (800a) 의 개구부 (802) 의 배치 관계를 나타내고 있다. 각 개구부 (802) 는 TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 TFT (202) 의 채널 폭방향 (W) 으로 연장되는 직사각형 형상으로 형성된다.
다음으로, 도 12(b) 에 있어서, 레지스트 (800a) 의 개구부 (802) 를 통해 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 에 대해 에칭 처리를 건식 에칭법에 의해 행하여 제 1 홀 (185a) 을 개구한다. 이와 같이 건식 에칭법만으로 에칭 처리를 행함으로써, 레지스트 (800a) 가 박리되는 것을 방지하는 것이 가능해진다. 또, 제 1 홀 (185a) 의 저부는 제 1 층간 절연층 (41) 내에 위치함과 함께, 제 1 홀 (185a) 의 측벽의 일부는 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 의 계면에 위치한다.
계속해서, 레지스트 (800a) 를 제거한 후, 도 14(a) 에 있어서, 제 2 층간 절연층 (42) 의 표면에 새롭게 레지스트 (800b) 를 형성하고, 상기 레지스트 (800b) 를 포토리소그래피법을 사용하여 패터닝함으로써, 제 1 홀 (185a) 의 저부에서의 제 2 홀 (185b) 의 형성 위치에 개구부 (804) 를 형성한다. 여기에서, 도 15 에는 레지스트 (800b) 의 개구부 (804) 의 형상과, 상기 개구부 (804) 와 제 1 홀 (185a) 의 배치 관계를 나타내고 있다. TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 제 1 홀 (185a) 내에 복수의 개구부 (804) 는 제 1 홀 (185a) 의 길이 방향을 따라 배열된다. 또한, 복수의 개구부 (804) 는 각각 예를 들어 직사각형 형상의 평면 형상으로 형성된다. 이러한 상태에서, 제 1 홀 (185a) 에서의 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부에 더해 제 2 층간 절연층 (42) 의 표면은 레지스트 (800b) 에 의해 덮여 있다.
그 후, 도 14(b) 에 있어서, 제 1 층간 절연층 (41) 에 대해 습식 에칭법, 또는 건식 에칭법에 더해 습식 에칭법을 사용하여 에칭 처리를 행하고, 레지스트 (800b) 의 개구부 (804) 내에 노출한 제 1 홀 (185a) 의 저부로부터 제 1 층간 절연층 (41) 및 절연막 (2) 을 관통하는 제 2 홀 (185b) 을 개구한다. 이에 의해, 제 2 층간 절연층 (42) 의 표면으로부터 제 2 층간 절연층 (42) 및 제 1 층간 절연층 (41) 을 관통하여 반도체층 (220) 의 표면에 이르는 컨택트 홀 (183) 을 형성한다. 이 때, 제 1 홀 (185a) 에서의 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부는 레지스트 (800b) 에 의해 보호되어 있다. 따라서, 예를 들어 제 1 층간 절연층 (41) 이 NSG 막에 의해 형성되고, 제 2 층간 절연층 (42) 이 NSG 막보다 에천트에 대한 에칭 레이트가 느린 BPSG 막에 의해 형성되어 있는 경우에도, 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 의 계면에 에천트가 스며 들어 상기 계면이 패이는 것을 방지할 수 있다. 또, 제 1 홀 (185a) 의 저부로부터 복수의 제 2 홀 (185b) 을 건식 에칭법에 더해 습식 에칭법에 의해 개구시킴으로써, 반도체층 (220) 이 깎임으로써 손상되는 사태를 방지하는 것이 가능해진다.
그 후, 제 2 층간 절연층 (42) 의 표면으로부터 레지스트 (800b) 를 제거한 후, 예를 들어 스퍼터링법에 의해 도전 재료막을 형성하고, 예를 들어 포토리소그 래피법 및 에칭법에 의해 패터닝하여 배선 (222a 및 222b) 을 형성한다.
따라서, 도 14(b) 에 나타내는 바와 같이, 예를 들어 반도체층 (220) 의 소스측에서, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부가 패여 있지 않은 상태에 있는 컨택트 홀 (183) 내에 배선 (222a) 의 일부가 형성된다. 따라서, 컨택트 홀 (183) 내에서의 배선 (222a 및 222b) 의 단선 불량을 방지할 수 있어 전기 광학 장치의 제조 공정에서의 수율을 향상시키는 것이 가능해진다.
<5 ; 변형예>
상기 기술한 본 실시 형태의 변형예에 대해 도 16 으로부터 도 19 를 참조하여 설명한다.
먼저, 도 12 로부터 도 15 를 참조하여 설명한 스택 컨택트의 형성에 관한 변형예에 대해 도 16 으로부터 도 18 을 참조하여 설명한다. 도 16 및 도 17 은 본 변형예에 관한 제조 프로세스의 각 공정에서의 도 9 에 나타내는 단면의 구성을 순서대로 나타내는 공정도이고, 도 18 은 제 1 홀의 형성에 관한 순서에 대해 설명하기 위해, 반도체층 (220) 을 TFT 어레이 기판 (10) 의 기판면상에 평면적으로 본 평면도이다.
먼저, 도 16(a) 에 있어서, 제 2 층간 절연층 (42) 상에, 예를 들어 레지스트 (800a) 를 형성하고, 상기 레지스트 (800a) 를 패터닝함으로써, 제 2 홀 (185b) 의 형성 위치에 대응하는 개소에 개구부 (812) 를 형성한다.
다음으로, 도 16(b) 에 있어서, 레지스트 (800a) 의 개구부 (812) 를 통해 제 2 층간 절연층 (42) 에 대해 에칭 처리를 습식 에칭법, 또는 건식 에칭법에 더해 습식 에칭법을 사용하여 행하여 복수의 소홀 (185c) 을 개구한다.
계속해서, 레지스트 (800a) 를 제거한 후, 도 17(a) 에 있어서, 제 2 층간 절연층 (42) 의 표면에 새롭게 레지스트 (800b) 를 형성하고, 상기 레지스트 (800b) 를 패터닝함으로써, 제 1 홀 (185a) 의 형성 위치에 개구부 (814) 를 형성한다. 여기에서, 도 18 에는 레지스트 (800b) 의 개구부 (814) 의 형상과, 상기 개구부 (814) 와 복수의 소홀 (185c) 의 배치 관계를 나타내고 있다. TFT 어레이 기판 (10) 의 기판면상에 평면적으로 보아 복수의 소홀 (185c) 은 TFT (202) 의 소스측 및 드레인측에서 각각 채널 폭방향 (W) 을 따라 배열되어 있다. 또, 개구부 (814) 의 평면 형상은 채널 폭방향 (W) 을 따라 길게 연장됨과 함께, 복수의 소홀 (185c) 을 둘러싸도록 형성된 직사각형 형상이다.
다음으로, 도 17(b) 에 있어서, 레지스트 (800b) 의 개구부 (814) 를 통해 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 에 대해 에칭 처리를 건식 에칭법에 의해 행하여 제 1 홀 (185a) 을 개구함과 함께, 복수의 소홀 (185c) 을 더 파서 제 2 홀 (185b) 을 개구한다. 이에 의해, 제 2 층간 절연층 (42) 의 표면으로부터 제 2 층간 절연층 (42) 및 제 1 층간 절연층 (41) 을 관통하여 반도체층 (220) 의 표면에 이르는 컨택트 홀 (183) 을 형성한다.
따라서, 이상 설명한 바와 같이, 스택 컨택트의 컨택트 홀 (183) 을 형성하는 경우에도, 제 1 홀 (185a) 을 건식 에칭법에 의해 개구시킴으로써, 레지스트 (800b) 가 박리되는 것을 방지하는 것이 가능해진다.
다음으로, 스택 컨택트에서의 컨택트 홀 (183) 의 구성에 관한 변형예에 대해 도 19 를 참조하여 설명한다. 도 19(a) 및 도 19(b) 는 본 변형예에 있어서, TFT 어레이 기판 (10) 의 기판면상에 평면적으로 본 컨택트 홀 (183) 의 구성을 나타내는 평면도이다.
도 19(a) 에 나타내는 바와 같이, 반도체층 (220) 상에 복수의 컨택트 홀 (183) 이 형성되어도 된다. 예를 들어, TFT (202) 의 소스측에서, 채널 폭방향 (W) 을 따라 복수의 컨택트 홀 (183) 이 배치된다. 이와 같이, 복수의 컨택트 홀 (183) 을 형성하는 경우, 각 컨택트 홀 (183) 의 제 1 홀 (185a) 을 개구하기 위한 레지스트를 형성할 때, 레지스트의 재료막을 노광하는 단계에서 개구 패턴을 형성하기 위한 마스크의 전사가 정상적으로 행해지지 않을 우려가 생긴다. 따라서, 각 컨택트 홀 (183) 간의 배열 방향의 간격을 충분히 확보할 필요가 있다.
도 19(a) 에 나타내는 구성에 대해, 도 7 로부터 도 9 를 참조하여 설명한 바와 같이, TFT (202) 의 소스측 또는 드레인측에 하나의 컨택트 홀 (183) 을 개구하도록 하면, 컨택트 홀 (183) 의 형성시에 상기 기술한 문제점은 생기지 않는다. 따라서, TFT (202) 를 소형화시킴으로써, 데이터선 구동 회로 (101) 를 소규모화시키는 것이 가능해진다. 그 결과, 액정 장치를 소형화할 수 있다. 또한, 예를 들어 TFT (202) 의 소스측에서, 도 19(a) 에 나타내는 복수의 컨택트 홀 (183) 에 연속하여 배선 (222a) 이 형성되는 경우와 비교하여 스택 컨택트를 형성하기 위한 배선 (222a) 의 일부에서의 배선 길이는 필요 최저한의 길이가 되므로, 상대적인 배선 저항을 낮게 억제하는 것이 가능해진다.
또, 도 19(b) 에 나타내는 바와 같이, 컨택트 홀 (183) 에서 제 1 홀 (185b) 의 평면 형상은 직사각형 형상으로 한정되지 않고, 채널 폭방향을 따라 연장되는 부분과, 상기 부분에 대해 구부러지면서 연장되는 부분을 포함하는 형상으로 형성되도록 해도 된다. 이와 같이 구성하면, 예를 들어 배선 (222a 또는 222b) 의 형상을 컨택트 홀 (183) 에 따른 형상으로 변화시키는 것이 가능해지므로, TFT (202) 를 소형화시켜 데이터선 구동 회로 (101) 를 소규모화시키는데 유리하다.
<6 : 전자 기기>
다음으로, 상기 기술한 전기 광학 장치인 액정 장치를 각종 전자 기기에 적용하는 경우에 대해 설명한다.
<6-1 : 프로젝터>
먼저, 이 액정 장치를 라이트 밸브로서 사용한 프로젝터에 대해 설명한다. 도 20 은 프로젝터의 구성예를 나타내는 평면 배치도이다. 이 도면에 나타나는 바와 같이, 프로젝터 (1100) 내부에는 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛 (1102) 이 형성되어 있다. 이 램프 유닛 (1102) 으로부터 사출된 투사광은 라이트 가이드 (1104) 내에 배치된 4 장의 미러 (1106) 및 2 장의 다이크로익 미러 (1108) 에 의해 RGB 의 3 원색으로 분리되고, 각 원색에 대응하는 라이트 밸브로서의 액정 패널 (1110R, 1110B 및 1110G) 에 입사된다.
액정 패널 (1110R, 1110B 및 1110G) 의 구성은 상기 기술한 액정 장치와 동일하고, 화상 신호 처리 회로로부터 공급되는 R, G, B 의 원색 신호로 각각 구동되는 것이다. 그리고, 이들 액정 패널에 의해 변조된 광은 다이크로익 프리즘 (1112) 에 3 방향으로부터 입사된다. 이 다이크로익 프리즘 (1112) 에서는 R 및 B 의 광이 90 도로 굴절하는 한편, G 의 광이 직진한다. 따라서, 각 색의 화상이 합성되는 결과, 투사 렌즈 (1114) 를 통해 스크린 등에 컬러 화상이 투사되게 된다.
여기에서, 각 액정 패널 (1110R, 1110B 및 1110G) 에 의한 표시 이미지에 대해 착안하면, 액정 패널 (1110G) 에 의한 표시 이미지는 액정 패널 (1110R, 1110B) 에 의한 표시 이미지에 대해 좌우 반전하는 것이 필요하게 된다.
또, 액정 패널 (1110R, 1110B 및 1110G) 에는 다이크로익 미러 (1108) 에 의해 R, G, B 의 각 원색에 대응하는 광이 입사하기 때문에, 컬러 필터를 형성할 필요는 없다.
<6-2 : 모바일형 컴퓨터>
다음으로, 액정 장치를 모바일형 PC 에 적용한 예에 대해 설명한다. 도 21 은 이 PC 의 구성을 나타내는 사시도이다. 도면에 있어서, 컴퓨터 (1200) 는 키보드 (1202) 를 구비한 본체부 (1204) 와, 액정 표시 유닛 (1206) 으로 구성되어 있다. 이 액정 표시 유닛 (1206) 은 상기 기술한 액정 장치 (1005) 의 배면에 백라이트를 부가함으로써 구성되어 있다.
<6-3 ; 휴대 전화>
또한, 액정 장치를 휴대 전화에 적용한 예에 대해 설명한다. 도 22 는 이 휴대 전화의 구성을 나타내는 사시도이다. 도면에 있어서, 휴대 전화 (1300) 는 복수의 조작 버튼 (1302) 과 함께 반사형 액정 장치 (1005) 를 구비하는 것이다. 이 반사형 액정 장치 (1005) 에 있어서는 필요에 따라 그 전면에 프론트 라이트가 형성된다.
또, 도 20 으로부터 도 22 를 참조하여 설명한 전자 기기 외에도, 액정 텔레비전이나, 뷰파인더형, 모니터 직시형 비디오 테이프 레코더, 카 네비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크 스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 장치 등등을 들 수 있다. 그리고, 이들 각종 전자 기기에 적용 가능한 것은 말할 필요도 없다.
본 발명은 상기 기술한 실시 형태에 한정되는 것이 아니라, 청구의 범위 및 명세서 전체로부터 이해할 수 있는 발명의 요지 또는 사상에 반하지 않는 범위에서 적절히 변경 가능하고, 그와 같은 변경을 수반하는 반도체 장치용 기판 및 그 제조 방법, 이러한 반도체 장치용 기판을 구비하여 이루어지는 전기 광학 장치용 기판, 그 전기 광학 장치용 기판을 구비하여 이루어지는 전기 광학 장치, 및 그 전기 광학 장치를 구비하는 전자 기기도 역시 본 발명의 기술적 범위에 포함되는 것이다.
이상, 본 발명에 따르면, 스택 컨택트에서의 접촉 저항을 억제시키는 것이 가능한 반도체 장치용 기판 및 그 제조 방법, 이러한 반도체 장치용 기판을 구비하여 이루어지는 전기 광학 장치용 기판, 그 전기 광학 장치용 기판을 구비하여 이루어지는 전기 광학 장치 및 각종 전자 기기를 제공할 수 있다.

Claims (18)

  1. 기판;
    상기 기판상에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터의 상층측에 형성된 배선;
    상기 배선과 상기 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층; 및
    상기 층간 절연층에 파여 있고, 또한 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀, 및 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 반도체층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 포함하고 있고, 상기 배선과 상기 반도체층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 구비한 것을 특징으로 하는 반도체 장치용 기판.
  2. 제 1 항에 있어서,
    상기 배선은 상기 층간 절연층의 표면으로부터 상기 컨택트 홀내에, 상기 컨택트 홀내에 노출한 상기 반도체층의 표면을 덮도록 상기 길이 방향을 따라 연속하여 형성되어 있는 것을 특징으로 하는 반도체 장치용 기판.
  3. 제 2 항에 있어서,
    상기 배선의 상기 길이 방향을 따라 연속하여 형성되어 있는 부분에서의 폭은 상기 기판면상에서 평면적으로 보아 상기 컨택트 홀에서의 상기 제 1 홀의 폭보다 작고, 또한 상기 제 2 홀의 폭보다 큰 것을 특징으로 하는 반도체 장치용 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 길이 방향은 상기 반도체층의 채널의 폭방향을 따르고 있는 것을 특징으로 하는 반도체 장치용 기판.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 컨택트 홀은 상기 박막 트랜지스터의 소스측 또는 드레인측에 형성되어 있는 것을 특징으로 하는 반도체 장치용 기판.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 층간 절연층은 2 층 이상으로 형성되어 있는 것을 특징으로 하는 반도체 장치용 기판.
  7. 제 6 항에 있어서,
    상기 기판상에 있어서, 하부 층간 절연층 및 상기 하부 층간 절연층보다 상층측에 위치하는 상부 층간 절연층은 상기 상부 층간 절연층 및 상기 하부 층간 절연층의 계면이 상기 컨택트 홀에 있어서의 상기 제 1 홀의 저부보다 상측에 위치하 도록 형성되어 있는 것을 특징으로 하는 반도체 장치용 기판.
  8. 기판;
    상기 기판상에 형성된 하부 도전층;
    상기 하부 도전층의 상층측에 형성된 상부 도전층;
    상기 상부 도전층과 상기 하부 도전층을 층간 절연하는 층간 절연층; 및
    상기 층간 절연층에 파여 있고, 또한 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀, 및 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 하부 도전층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 포함하고 있고, 상기 상부 도전층과 상기 하부 도전층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 구비한 것을 특징으로 하는 반도체 장치용 기판.
  9. 제 8 항에 있어서,
    상기 상부 도전층은 상기 층간 절연층의 표면으로부터 상기 컨택트 홀내에, 상기 컨택트 홀내에 노출한 상기 하부 도전층의 표면을 덮도록 상기 길이 방향을 따라 연속하여 형성되어 있는 것을 특징으로 하는 반도체 장치용 기판.
  10. 제 1 항 또는 제 8 항에 기재된 반도체 장치용 기판을 구비하는 전기 광학 장치용 기판으로서,
    상기 기판상의 화상 표시 영역에 형성된 복수의 화소부; 및
    상기 박막 트랜지스터 및 상기 배선을 포함하고, 상기 복수의 화소부를 구동하기 위한 구동 회로를 구비하는 것을 특징으로 하는 전기 광학 장치용 기판.
  11. 제 10 항에 기재된 전기 광학 장치용 기판; 및
    상기 전기 광학 장치용 기판과 대향하고, 상기 전기 광학 장치용 기판과의 사이에 전기 광학 물질을 협지하는 대향 기판을 구비하는 전기 광학 장치.
  12. 제 11 항에 기재된 전기 광학 장치를 구비하여 이루어지는 것을 특징으로 하는 전자 기기.
  13. 기판상에 박막 트랜지스터를 형성하는 공정;
    상기 박막 트랜지스터의 상층측에 배선을 형성하는 공정;
    상기 배선과 상기 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층을 형성하는 공정; 및
    상기 층간 절연층에 상기 기판면상에서 평면적으로 보아 길게 연장되는 제 1 홀을 개구한 후, 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 반도체층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 개구하고, 상기 배선과 상기 반도체층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 컨택트 홀을 형성하는 공정에 있어서, 상기 제 1 홀은 건식 에칭법에 의해 개구하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 컨택트 홀을 형성하는 공정에 있어서, 상기 제 2 홀은 건식 에칭법에 더해 습식 에칭법에 의해 개구하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 층간 절연층을 형성하는 공정에 있어서, 상기 층간 절연층을 2 층 이상으로 형성하고,
    상기 컨택트 홀을 형성하는 공정은 하부 층간 절연층 및 상기 하부 층간 절연층보다 상층측에 위치하는 상부 층간 절연층에 대해 에칭 처리를 행하고, 상기 상부 층간 절연층을 관통하여 상기 하부 층간 절연층내에 이르도록 상기 제 1 홀을 개구함과 함께, 상기 제 1 홀에서의 상기 상부 층간 절연층 및 상기 하부 층간 절연층의 계면에 위치하는 측벽의 일부를 건식 에칭법에 의해 형성하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  17. 상기 기판상에 박막 트랜지스터를 형성하는 공정;
    상기 박막 트랜지스터의 상층측에 배선을 형성하는 공정;
    상기 배선과 상기 박막 트랜지스터의 적어도 반도체층을 층간 절연하는 층간 절연층을 형성하는 공정; 및
    상기 층간 절연층에 복수의 소홀 (small hole) 을 개구한 후, 상기 층간 절연층에 상기 기판면상에 평면적으로 보아 상기 복수의 소홀에 중첩적으로 상기 복수의 소홀을 둘러싸도록 길게 연장되는 제 1 홀을 개구하고, 상기 복수의 소홀을 더 파서 각각 상기 제 1 홀의 저부로부터 상기 층간 절연층을 관통하여 상기 반도체층의 표면에 이르고, 또한 상기 제 1 홀의 길이 방향을 따라 배열된 복수의 제 2 홀을 개구하고, 상기 배선과 상기 반도체층을 상기 층간 절연층을 통해 접속하는 컨택트 홀을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  18. 제 13 항 또는 제 17 항에 있어서,
    상기 배선을 형성하는 공정은 상기 배선을 상기 층간 절연층의 표면으로부터 상기 컨택트 홀내에, 상기 컨택트 홀내에 노출한 상기 반도체층의 표면을 덮도록 상기 길이 방향을 따라 연속하여 형성하는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
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