JP2001147446A - 液晶表示装置とその製造方法 - Google Patents

液晶表示装置とその製造方法

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JP2001147446A JP32972599A JP32972599A JP2001147446A JP 2001147446 A JP2001147446 A JP 2001147446A JP 32972599 A JP32972599 A JP 32972599A JP 32972599 A JP32972599 A JP 32972599A JP 2001147446 A JP2001147446 A JP 2001147446A
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敏夫 宮沢
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Abstract

(57)【要約】 【課題】多結晶シリコン半導体層の凹凸を小さくして、
絶縁層を薄くし、不純物濃度分布を平坦化して安定、低
電圧、かつ高速動作の薄膜トランジスタをもつアクティ
ブマトリクス基板を得る。 【解決手段】絶縁基板ＳＵＢ１上に形成した多結晶シリ
コン半導体層ＰＳの上にゲート絶縁膜ＧＩを介して形成
したゲート電極ＧＴと、絶縁膜ＰＡＳ上に形成されると
共に、当該絶縁膜に形成したコンタクトホールで多結晶
シリコン半導体層ＰＳにそれぞれ接続したドレイン電極
ＳＤ２，およびソース電極ＳＤ１とから構成し、多結晶
シリコン半導体層の表面凹凸を、当該多結晶シリコン半
導体層の形成膜厚の１０％以下とし、当該多結晶シリコ
ン半導体層の不純物濃度のピーク値を絶縁基板ＳＵＢ１
の水平面に対し２０％以内とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に、レーザーアニール技術を用いて形成した、多
結晶シリコン半導体を用いて形成した当該液晶表示装置
を構成するアクティブマトリクス基板の各種薄膜の平坦
度を向上させて低電圧かつ高速動作を可能とした液晶表
示装置とその製造方法に関する。
【０００２】
【従来の技術】情報処理端末のディスプレイモニターや
テレビ受像機の映像表示デバイスとして液晶表示装置が
広く用いられている。この液晶表示装置は、基本的には
二枚の絶縁基板の間に液晶層を封入し、液晶層を構成す
る液晶分子の配向方向を変化させることで画像や映像を
表示するものである。
【０００３】液晶表示装置は、その画素形成方式の違い
により、種々の形式が知られている。その中でも、一方
の絶縁基板の内面に画素毎にスイッチング素子（能動素
子）を形成し、このスイッチング素子を選択することで
画素を形成するアクティブマトリクス方式は広く採用さ
れている。
【０００４】アクティブマトリクス方式の液晶表示装置
として最もポピュラーなものが、上記スイッチング素子
に薄膜トランジスタ（ＴＦＴ）を用いた薄膜トランジス
タ型液晶表示装置である。
【０００５】この薄膜トランジスタ型液晶表示装置を構
成する薄膜トランジスタ、駆動回路、等の回路素子の構
成材料である半導体層として、最近は、多結晶シリコン
半導体（所謂、ポリシリコン半導体）を用いたものが実
用化されている。
【０００６】図１２は多結晶シリコン半導体を用いた液
晶表示装置の一例を説明するアクティブマトリクス基板
の模式平面図である。ＳＵＢ１は第１の基板（一方の基
板、下側基板、アクティブマトリクス基板）であり、表
示領域ＡＲには走査信号線（ゲート線）ＧＬと映像信号
線（ドレイン線）ＤＬが縦方向と横方向に敷設されてお
り、その交差部に薄膜トランジスタＴＦＴが形成され、
この薄膜トランジスタＴＦＴで駆動される画素電極ＰＴ
で単位画素が構成される。
【０００７】表示領域ＡＲの周辺にはゲート線ＧＬに走
査電圧を印加する垂直走査駆動回路（ゲート駆動回路）
Ｖ、水平走査駆動回路（ドレイン駆動回路）Ｈ、および
プリチャージ回路ＰＧが当該基板上に作り込まれてい
る。
【０００８】この基板ＳＵＢ１の一縁には外部装置（ホ
ストコンピュータ、映像処理装置等の信号ソース）から
の表示信号を入力するための端子ＴＭが形成されてい
る。なお、ＣＯＭは図示しない他方の絶縁基板側に形成
した共通電極に駆動信号を印加するための接続端子を示
す。
【０００９】多結晶シリコン半導体の薄膜をガラスある
いは石英の絶縁基板（以下、単に基板と言う）上に形成
する方法として、当該基板上にＣＶＤなどの手段を用い
て非晶質シリコン膜を形成後、レーザービームを照射し
てガラスなどの耐熱温度の低い基板が溶解あるいは破壊
される前に非晶質シリコン薄膜のみを局所溶解して結晶
化させ、多結晶シリコン薄膜の半導体層を形成する方法
が従来から一般的に用いられている。
【００１０】この方法は、比較的安価なガラスを基板と
して用いることが可能であり、その結果、液晶表示装置
の低価格化を図り、高品質の液晶表示装置を市場に適用
することができる。
【００１１】なお、基板上にＣＶＤなどの手段を用いて
非晶質シリコン膜を形成後、レーザービームを照射して
ガラスなどの耐熱温度の低い基板上に、多結晶シリコン
薄膜の半導体層を形成する方法が記載された公知文献と
しては、例えば、特開平１０−４１２３４号公報が上げ
られる。
【００１２】しかし、特開平１０−４１２３４号公報に
示される従来技術では、１層の非晶質シリコン膜のみに
レーザー光を照射して多結晶シリコン薄膜を形成するも
のであり、１層目の多結晶シリコン膜上に２層目の非晶
質シリコン膜を形成し、２層目の非晶質シリコン膜にレ
ーザー光を照射して、１層目の多結晶シリコン膜を核に
２層目の非晶質シリコン膜を結晶成長させることまでは
記載されていなかった。
【００１３】また、１層目の非晶質シリコン膜にレーザ
ー光を照射して１層目の多結晶シリコン薄膜を形成し、
１層目の多結晶シリコン薄膜の上に２層目の非晶質シリ
コン膜を積層し、２層目の非晶質シリコン膜にレーザー
光を照射して多結晶シリコン薄膜を形成する先行技術に
は特開平１０−４１２３４号公報がある。
【００１４】しかし特開平１０−４１２３４号公報に開
示する技術では、１層目の多結晶シリコン薄膜表面の不
純物を取り除く思想がなかったので、１層目と２層目の
多結晶シリコン膜の境界に不純物濃度の濃い部分があ
り、その不純物が１層目の多結晶シリコン膜と２層目の
多結晶シリコン膜の融合を阻害していたので、１層目と
２層目の多結晶シリコン膜の境界のない、結晶性の良好
な、一体化した多結晶シリコン膜が出来にくかった。
【００１５】なおここで、不純物とは大気の成分や、大
気中に浮遊する塵や埃を意味し、導電型を決定するため
に、意図的に、多結晶シリコン膜にドーピングするホウ
素、リン、ヒ素等の不純物はここでは含まれない。
【００１６】また、１層目の多結晶シリコン膜形成後、
大気に晒すことなく２層目の非晶質シリコン膜を積層
し、２層目の非晶質シリコン膜にレーザを照射して多結
晶シリコン薄膜を形成する先行技術には特開平７−９９
３２１号公報がある。
【００１７】しかし特開平７−９９３２１号公報は、多
結晶シリコン膜表面を平坦化する思想がないため、２層
目の非晶質シリコン膜を積層する前に、レーザ照射によ
り生じた１層目の多結晶シリコン膜の突起を除去するク
リーニング工程を行っていなかった。従って特開平７−
９９３２１号公報に開示する技術では、本発明のごと
く、表面が極めて平坦な多結晶シリコン薄膜は得られ難
かった。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来の方法で形成した多結晶シリコン膜は、それを結晶化
させる際に、その結晶と結晶の間に大きな突起が発生す
る。通常、多結晶シリコンの薄膜は、２０ｎｍ〜１００
ｎｍの間の膜厚に選ばれるが、この際、上記突起は形成
した膜厚の５０〜２００％に達することがあり、その表
面上に多数の突起を持つ多結晶シリコン膜となってしま
う。
【００１９】図１３は従来の液晶表示装置を構成するア
クティブマトリクス基板に形成された薄膜トランジスタ
の要部積層薄膜構造の断面の顕微鏡写真の模写図であ
る。この薄膜トランジスタはＭＯＳ型の電界効果型トラ
ンジスタである。
【００２０】図中、ＳＵＢ１は基板、ＰＳは多結晶シリ
コン半導体層、ＧＩはゲート絶縁層、ＧＴはゲート電
極、ＰＡＳは層間絶縁層を示す。図示したように、多結
晶シリコン半導体層ＰＳには、その表面に大きな突起が
多数形成されている。したがって、その上層に成膜され
るゲート絶縁層ＧＩ、ゲート電極ＧＴは、多結晶シリコ
ン半導体層ＰＳに表面状態に倣った形状となっている。
【００２１】上記従来の方法で形成された多結晶シリコ
ン半導体薄膜を半導体層に用いた薄膜トランジスタで
は、次のようなデバイス構造、トランジスタ動作の制約
を受け、結果としてトランジスタ特性の劣化、ひいては
表示特性の劣化をもたらしていた。
【００２２】（１）多結晶シリコン半導体層と電界制御
層であるゲート電極との絶縁、更には所望の電界耐圧を
持たせるために、上記の突起を十分に被覆するように絶
縁層ＧＩを厚く形成する必要がある。その結果、絶縁層
を薄くできず、通常は１００ｎｍ前後の膜厚に選択され
る。
【００２３】（２）上記（１）で説明したような絶縁膜
を成膜した後、薄膜トランジスタの閾値を制御するため
にインプランテーション等の方法で不純物を導入する場
合があるが、この不純物の濃度分布（例えば、ピーク濃
度を結んだ等濃度線）は、上記突起とそれを被覆するた
めに形成された絶縁膜の形状に依存し、例えば、絶縁層
が下地の多結晶シリコン半導体層に良く倣って、水平面
に対して（基板表面に対して）凹凸となった濃度分布に
なる。
【００２４】なお、絶縁層が下地の多結晶シリコン半導
体層の凹凸を吸収して表面が平らになるようにすること
も可能だが、この場合は、上記（１）の要請事項によ
り、より厚い絶縁層となる場合が多いことと、場所によ
り絶縁層の厚みが大きく異なり（２０％以上異なる）、
電界制御電極であるゲート電極による電界効果を局所的
に変調するという弊害をもたらす。 （３）上記（１）に記載したような絶縁層をつけ、更に
ゲート電極となる電極材料を成膜してパターニングした
後、インプランテーション等で不純物を導入してソース
領域とドレイン領域を形成する手法が一般的であるが、
この場合も（２）と同様に、不純物の等濃度線が基板表
面に対しでこぼこの突起をもつ濃度分布となる。
【００２５】この突起の大きさが成膜膜厚の５０％以上
になると、ソースあるいはドレイン領域内において電流
の流れる方向に局所的な不純物濃度の差が発生し、ソー
スあるいはドレイン領域内の抵抗値制御を難しくしてい
る。
【００２６】本発明の目的は、上記従来技術における諸
問題を解消し、多結晶シリコン半導体層の凹凸を小さく
して、絶縁層を薄くし、不純物濃度分布を平坦化して安
定、低電圧、かつ高速動作の薄膜トランジスタをもつア
クティブマトリクス基板を具備した液晶表示装置とその
製造方法を提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するため
の本発明の代表的な構成を記述すれば、次のとおりであ
る。本発明による液晶表示装置は下記の（１）〜（９）
に記載の構成とした。すなわち、 （１）絶縁基板上に互いに交差するように形成したゲー
ト配線、ドレイン配線を有し、前記ゲート配線、ドレイ
ン配線の交差部近傍に薄膜トランジスタを配置した画素
領域と、前記絶縁基板の周辺に前記薄膜トランジスタを
選択的に駆動するための駆動回路を形成した駆動回路領
域とを有するアクティブマトリクス基板を具備した液晶
表示装置であって、前記薄膜トランジスタは、前記絶縁
基板上に形成した多結晶シリコン半導体層と、この多結
晶シリコン半導体層の上にゲート絶縁膜を介して形成し
たゲート電極と、前記絶縁膜上に形成されると共に、当
該絶縁膜に形成したコンタクトホールで前記多結晶シリ
コン半導体層にそれぞれ接続したドレイン電極およびソ
ース電極とから構成され、前記多結晶シリコン半導体層
の表面凹凸が、当該多結晶シリコン半導体層の形成膜厚
の１０％以下であり、当該多結晶シリコン半導体層の不
純物濃度のピークを示す位置と前記絶縁基板表面との距
離の変動が前記絶縁基板の水平面に対し１０％以内であ
ることを特徴とする。
【００２８】（２） 薄膜トランジスタと画素電極を有
する第１の基板と共通電極を有する第２の基板の貼り合
わせ間隙に液晶層を封入してなる液晶表示装置であっ
て、前記薄膜トランジスタは、前記第１の基板に形成し
た多結晶シリコン半導体層と、この多結晶シリコン半導
体層の上にゲート絶縁膜を介して形成したゲート電極
と、前記絶縁膜上に形成されると共に、当該絶縁膜に形
成したスルーホールで前記多結晶シリコン半導体層にそ
れぞれ接続したドレイン電極およびソース電極とから構
成され、前記薄膜トランジスタを構成する多結晶シリコ
ン半導体層は、第１基板上に膜厚が５０ｎｍ以下、かつ
その表面凹凸が１０％以下であり、前記多結晶シリコン
半導体膜はレーザーアニールを施して形成した第１の多
結晶シリコン半導体膜と、前記第１の多結晶シリコン半
導体膜の上に膜厚が５０ｎｍ以下に成膜した多結晶シリ
コン半導体膜にレーザーアニールを施して形成した第２
の多結晶シリコン半導体膜とから構成され、前記薄膜ト
ランジスタを構成する多結晶シリコン半導体層に含まれ
る酸素の濃度が、前記第１と第２の多結晶シリコン半導
体膜の境界付近で１０１９ｃｍ-3以下であることを特徴
とする。
【００２９】（３）（２）において、前記ゲート絶縁層
の厚さが８０ｎｍ以下であることを特徴とする。
【００３０】（４）絶縁基板上に互いに交差するように
形成したゲート配線、ドレイン配線を有し、前記ゲート
配線、ドレイン配線の交差部近傍に薄膜トランジスタを
配置した画素領域と、前記絶縁基板の周辺に前記薄膜ト
ランジスタを選択的に駆動するための駆動回路を形成し
た駆動回路領域とを有するアクテブマトリクス基板を具
備した液晶表示装置であって、前記薄膜トランジスタ
は、前記第１の基板上に形成した多結晶シリコン半導体
層と、この多結晶シリコン半導体層の上にゲート絶縁膜
を介して形成したゲート電極と、前記絶縁膜上に形成さ
れると共に、当該絶縁膜に形成したスルーホールで前記
多結晶シリコン半導体層にそれぞれ接続したドレイン電
極およびソース電極とから構成され、前記薄膜トランジ
スタを構成する多結晶シリコン半導体層は、第１基板上
に膜厚が５０ｎｍ以下、かつその表面凹凸が１０％以下
であり、前記多結晶シリコン半導体膜はレーザーアニー
ルを施して形成した第１の多結晶シリコン半導体膜と、
前記第１の多結晶シリコン半導体膜の上に膜厚が５０ｎ
ｍ以下に成膜した多結晶シリコン半導体膜にレーザーア
ニールを施して形成した第２の多結晶シリコン半導体膜
とから構成され、前記薄膜トランジスタを構成する多結
晶シリコン半導体層に含まれる窒素の濃度分布が、前記
第１と第２の多結晶シリコン半導体膜の境界付近で１０
19ｃｍ-3以下であることを特徴とする。
【００３１】（５）（４）において、前記ゲート絶縁層
の厚さが８０ｎｍ以下であることを特徴とする。
【００３２】（６） 薄膜トランジスタと画素電極を有
する第１の基板と共通電極を有する第２の基板の貼り合
わせ間隙に液晶層を封入してなる液晶表示装置であっ
て、前記薄膜トランジスタは、前記第１の板上に形成し
た多結晶シリコン半導体層と、この多結晶シリコン半導
体層の上にゲート絶縁膜を介して形成したゲート電極
と、前記絶縁膜上に形成されると共に、当該絶縁膜に形
成したスルーホールで前記多結晶シリコン半導体層にそ
れぞれ接続したドレイン電極およびソース電極とから構
成され、前記薄膜トランジスタを構成する多結晶シリコ
ン半導体層は、第１基板上に膜厚が５０ｎｍ以下、かつ
その表面凹凸が１０％以下であり、前記多結晶シリコン
半導体膜はレーザーアニールを施して形成した第１の多
結晶シリコン半導体膜と、前記第１の多結晶シリコン半
導体膜の上に膜厚が５０ｎｍ以下に成膜した多結晶シリ
コン半導体膜にレーザーアニールを施して形成した第２
の多結晶シリコン半導体膜とから構成され、前記薄膜ト
ランジスタを構成する多結晶シリコン半導体層に含まれ
る酸素の濃度が、前記第１と第２の多結晶シリコン半導
体膜の境界付近でピーク値を示さないことを特徴とす
る。
【００３３】（７）絶縁基板上に互いに交差するように
形成したゲート配線、ドレイン配線を有し、前記ゲート
配線、ドレイン配線の交差部近傍に薄膜トランジスタを
配置した画素領域と、前記絶縁基板の周辺に前記薄膜ト
ランジスタを選択的に駆動するための駆動回路を形成し
た駆動回路領域とを有するアクテブマトリクス基板を具
備した液晶表示装置であって、前記薄膜トランジスタ
は、前記第１の板上に形成した多結晶シリコン半導体層
と、この多結晶シリコン半導体層の上にゲート絶縁膜を
介して形成したゲート電極と、前記絶縁膜上に形成され
ると共に、当該絶縁膜に形成したスルーホールで前記多
結晶シリコン半導体層にそれぞれ接続したドレイン電極
およびソース電極とから構成され、前記薄膜トランジス
タを構成する多結晶シリコン半導体層は、第１基板上に
膜厚が５０ｎｍ以下、かつその表面凹凸が１０％以下で
あり、前記多結晶シリコン半導体膜はレーザーアニール
を施して形成した第１の多結晶シリコン半導体膜と、前
記第１の多結晶シリコン半導体膜の上に膜厚が５０ｎｍ
以下に成膜した多結晶シリコン半導体膜にレーザーアニ
ールを施して形成した第２の多結晶シリコン半導体膜と
から構成され、前記薄膜トランジスタを構成する多結晶
シリコン半導体層に含まれる窒素の濃度分布が、前記第
１と第２の多結晶シリコン半導体膜の境界付近でピーク
値を示さないことを特徴とする。
【００３４】上記（１）〜（７）に記載の構成としたこ
とで、安定、低電圧、かつ高速動作の薄膜トランジスタ
をもつアクティブマトリクス基板を具備した液晶表示装
置が得られる。上記構成における個々の数値範囲は、本
発明者が多数の実験を行った結果知得したものである。
【００３５】そして、本発明による液晶表示装置の製造
方法は、下記（８）〜（１１）に記載の構成である。す
なわち、 （８）絶縁基板上に互いに交差するように形成したゲー
ト配線、ドレイン配線を有し、前記ゲート配線、ドレイ
ン配線の交差部近傍に薄膜トランジスタを配置した画素
領域と、前記絶縁基板の周辺に前記薄膜トランジスタを
選択的に駆動するための駆動回路を形成した駆動回路領
域とを有するアクテブマトリクス基板を具備した液晶表
示装置の製造方法であって、（ａ）絶縁基板上に第１の
非晶質シリコン半導体膜を成膜した後、レーザーアニー
ルにより多結晶化して第１の多結晶シリコン半導体膜を
形成する工程と、（ｂ）前記第１の多結晶シリコン半導
体膜表面の意図しない不純物を１立方ｃｍ当たり１０19
個以下とするクリーニング工程と、（ｃ）第１の多結晶
シリコン半導体膜上に第２の非晶質シリコン半導体膜を
成膜した後、レーザーアニールにより第１の多結晶シリ
コン半導体膜の個々の結晶を核として第２の非晶質シリ
コン半導体膜が多結晶化した多結晶シリコン半導体膜を
形成する工程と、（ｄ）多結晶シリコン半導体膜をパタ
ーニングして薄膜トランジスタの多結晶シリコン半導体
層を形成する工程と、（ｅ）多結晶シリコン半導体層上
にゲート絶縁層を成膜する工程と、（ｆ）ゲート絶縁層
上にゲート電極となる電極材料膜を成膜し、パターニン
グしてゲート電極を形成する工程と、（ｇ）多結晶シリ
コン半導体層のソース電極とドレイン電極の領域に導電
型を決める不純物を導入する工程と、（ｈ）ゲート電極
を覆って層間絶縁層を成膜する工程と、（ｉ）多結晶シ
リコン半導体層のソース電極とドレイン電極の領域にお
けるゲート絶縁層と層間絶縁層を選択的に除去して多結
晶シリコン半導体コンタクトホールを形成する工程と、
（ｊ）多結晶シリコン半導体コンタクトホールを通して
多結晶シリコン半導体層のソース電極領域とドレイン電
極領域に接して層間絶縁層を覆う電極材料膜を成膜する
工程と、（ｋ）電極材料膜をパターニングしてソース電
極とドレイン電極を形成する工程と、（ｌ）ソース電極
およびドレイン電極および層間絶縁層を覆って保護膜を
成膜する工程と、（ｍ）保護膜を選択的に除去してソー
ス電極に達するソース電極コンタクトホールを形成する
工程と、（ｎ）ソース電極コンタクトホールを通してソ
ース電極に接して保護膜を覆う画素電極材料膜を成膜す
る工程と、（ｏ）画素電極材料膜をパターニングして画
素電極を形成する工程とを有する液晶表示装置の製造方
法。
【００３６】（９）（８）において、前記（ｄ）工程と
（ｅ）工程の間に、多結晶シリコン半導体層にゲート閾
値電圧制御のための不純物を導入する工程を有すること
を特徴とする。
【００３７】（１０）（８）において、前記意図しない
不純物は酸素であることを特徴とする。
【００３８】（１１）（８）において、前記意図しない
不純物は窒素であることを特徴とする。
【００３９】上記（８）、（９）、（１０）及び（１
１）の構成とした製造方法により、多結晶シリコン半導
体層の凹凸が小さく、絶縁層が薄く、不純物濃度分布が
平坦化され、低電圧、かつ高速動作の薄膜トランジスタ
をもつアクティブマトリクス基板を具備した液晶表示装
置が得られる。
【００４０】なお、本発明は上記の構成および後述する
実施例の構成に限定されるものではなく、本発明の技術
思想を逸脱することなく、種々の変更が可能である。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例の図面を参照して詳細に説明する。
【００４２】図１は本発明による液晶表示装置の第１実
施例の要部構成を説明する断面図である。また、図２は
本発明による液晶表示装置を構成するアクティブマトリ
クス基板の第１実施例の一画素付近の構成を説明する平
面図である。図１と同一符号は同一機能部分に対応し、
図１は図２のＡ−Ａ線に沿った断面図に相当する。
【００４３】図１および図２において、ＳＵＢ１はアク
ティブマトリクス基板（第１の基板）であり、ここでは
ガラス基板を用いている。この基板ＳＵＢ１には、第１
層（下層）の多結晶シリコン半導体層ＰＳ１と第２層
（上層）の多結晶シリコン半導体層ＰＳ２との２層から
なる半導体層である多結晶シリコン層ＰＳと、その上層
に順次形成されたゲート絶縁層ＧＩ、ゲート電極ＧＴ、
ソース電極ＳＤ１、ドレイン電極ＳＤ２、絶縁層ＰＡ
Ｓ、保護膜ＰＳＶ、画素電極ＰＴ、および配向膜ＯＲＩ
１が形成されている。
【００４４】なお、ガラス基板ＳＵＢ１の表面にＳｉＯ
2 またはＳｉＮのバッファ層を成膜する場合もあるが、
本実施例では、これを省略してある。
【００４５】以下の実施例の説明では、ガラス基板ＳＵ
Ｂ１の表面にバッファ層を設けた場合は、バッファ層も
含めて基板と呼ぶ。
【００４６】多結晶シリコン半導体層ＰＳには、ソース
電極ＳＤ１とドレイン電極ＳＤ２が絶縁層ＰＡＳに形成
したコンタクトホールを通して形成されている。そし
て、ソース電極ＳＤ１には保護層ＰＳＶに形成したソー
ス電極コンタクトホールを通して画素電極ＰＴが接続さ
れている。
【００４７】多結晶シリコン半導体層ＰＳは、後述する
製造方法で詳述するように、第１の多結晶シリコン半導
体層ＰＳ１と第２の多結晶シリコン半導体層ＰＳ２の成
膜とレーザーアニールで、第１層の溶融しない部分を核
として第２層部分にわたる大きな結晶をもつと共に、そ
の表面の凹凸が多結晶シリコン半導体ＰＳの成膜膜厚の
１０％以内、かつ不純物濃度がピークとなる位置のばら
つきが基板面に対して１０％以内とした半導体層であ
る。
【００４８】一方、同様にガラス基板を好適とする他方
の基板ＳＵＢ２の内面には、ブラックマトリクスＢＭで
区画された複数のカラーフィルタＦＩＬと、その上に形
成された平坦化層（オーバーコート層）ＯＣと、共通電
極ＣＯＭ、および配向膜ＯＲＩ２がこの順で形成されて
いる。
【００４９】本実施例は、カラー表示を可能としたもの
であるため、基板ＳＵＢ２にカラーフィルタＦＩＬを形
成してあるが、モノクローム表示の液晶表示装置とする
場合は、このカラーフィルタは形成しない。
【００５０】上記した２枚の基板ＳＵＢ１とＳＵＢ２の
貼り合わせ間隙には液晶層ＬＣが封入され、図１２に示
した表示領域ＡＲの周囲に、図示しないシール材をもっ
て封止してある。
【００５１】図３は本発明による液晶表示装置を構成す
るアクティブマトリクス基板に形成された薄膜トランジ
スタの要部積層薄膜構造の断面の顕微鏡写真の模写図で
ある。図３におけるＳＵＢ１はアクティブマトリクス基
板であり、その上に多結晶シリコン半導体層ＰＳ、ゲー
ト絶縁層ＧＩ、ゲート電極ＧＴ、保護膜ＰＡＳが順次形
成されている。
【００５２】本発明においては、第２層の多結晶シリコ
ン半導体層を形成する時のレーザー照射により、第２層
の多結晶シリコンと第１層の多結晶シリコンが融けて融
合するため、図３に示す断面の顕微鏡写真では、半導体
層ＰＳを構成する第１層の多結晶シリコン半導体層ＰＳ
１と第２層の多結晶シリコン半導体層ＰＳ２の境界は見
えない。 図３に示した薄膜トランジスタに使用した多
結晶シリコン半導体層ＰＳの表面の、凹部分と凸部分の
高さの差を測定した結果、±１０ｎｍ以内であった。
【００５３】多結晶シリコン半導体層ＰＳの表面の凹凸
は、原子間力顕微鏡（ＡＦＭ）により測定することがで
きる。
【００５４】本実施例のアクティブマトリクス基板にお
いては、その薄膜トランジスタを構成する多結晶シリコ
ン半導体層ＰＳは、その表面の凹凸が少なくなってお
り、次のような効果が得られる。
【００５５】（１）多結晶シリコン半導体層ＰＳの凹凸
が小さくなった分、ゲート電極と多結晶シリコン層の間
に所望の電位耐圧を持たせるために、従来のように大き
な突起を被覆するために絶縁層（例えばゲート絶縁層Ｇ
Ｉ）の膜厚を厚く形成する必要がなくなる。従ってゲー
ト絶縁層の厚さを薄くでき、当該多結晶シリコン半導体
層ＰＳに対する電界効果効率（電界）を高めるため、ゲ
ート電極に印加する電圧条件を同じにした場合、そのオ
ン／オフ特性が向上する。
【００５６】この構成をもつ薄膜トランジスタを液晶表
示装置のアクティブ素子に用いる場合は、半導体層に高
い電界をかけることができるため、電界効果移動度が向
上し、オン特性の向上、および回路の高速化に寄与し、
ゲート電圧を下げた時のソース・ドレイン間のリーク電
流が少なくなるので、オフ特性が向上し、駆動回路の安
定化と共に、特に薄膜トランジスタのソース電極を液晶
駆動電極としてフローティング状態で使う画素駆動用ス
イッチング素子としたときの、オフ状態でのリーク電流
の抑制に大きな効果を有する。
【００５７】（２）多結晶シリコン半導体層の凹凸を小
さくすることにより、後で導入される不純物濃度の分布
を基板面と平行（水平）な面に近づけることができ、結
果としてトランジスタ特性の安定化、および高性能化が
達成される。
【００５８】図４は基板上に形成した多結晶シリコン半
導体層の凹凸の状態と不純物のインプランテーションの
ピークについて従来技術と本実施例を対比した説明図で
あり、（ａ）は従来の多結晶シリコン半導体層の模式断
面、（ｂ）は本実施例の多結晶シリコン半導体層の模式
断面を示す。
【００５９】同図中、ＳＵＢ１は基板、ＰＳは多結晶シ
リコン半導体層、ＧＩはゲート絶縁層を示し、ＢＩＰは
ボロン（Ｂ）のインプランテーションの濃度のピーク位
置の分布、ＰＩＰはリン（Ｐ）のインプランテーション
の濃度のピーク位置の分布を示す。
【００６０】ゲート絶縁層ＧＩを成膜した後、このゲー
ト絶縁層ＧＩをマスクとして多結晶シリコン半導体層Ｐ
Ｓに不純物をインプランテーションする場合、ゲート絶
縁層ＧＩは下層の多結晶シリコン半導体層ＰＳの表面凹
凸に倣った形で成膜される。
【００６１】したがって、ゲート絶縁層ＧＩの表面から
当該ゲート絶縁層ＧＩと多結晶シリコン半導体層ＰＳの
界面までの距離は上記凹凸に応じて変化している。すな
わち、凸部はこの距離が短く、凹部は長くなる。
【００６２】一般に不純物として用いられるボロン
（Ｂ）やリン（Ｐ）のインプランテーション時の不純物
濃度分布のプロジェクションピーク位置の分布は、それ
ぞれ図中のＢＩＰ、ＰＩＰに示したようになる。
【００６３】すなわち、ゲート絶縁層ＧＩが、例えばＳ
ｉＯ2 であるとすると、ボロン（Ｂ）の場合はＳｉＯ2
とＳｉの平均飛行行程がほぼ同じなので、不純物のイン
プランテーション時の不純物濃度分布のプロジェクショ
ンピーク位置の分布は多結晶シリコン半導体層の凹凸を
反映した形で多結晶シリコン半導体層ＰＳ中に形成され
る。
【００６４】一方、リン（Ｐ）では、Ｓｉの平均飛行行
程はＳｉＯ2 中の約１．２倍なので、凸部でＳｉＯ2 の
薄い場所ではＳｉの平均飛行行程が長くなるので、より
深いところにピークができ、凹部はＳｉＯ2 の平均飛行
行程が短くなるので、より浅いところにピークができ
る。
【００６５】そのため、リン（Ｐ）の不純物インプラン
テーション時は、不純物のプロジェクション濃度のピー
ク位置は、多結晶シリコン半導体層ＰＳの凹凸を上下方
向に反転したような不純物インプランテーション時のプ
ロジェクションピーク濃度の分布となる。このことは、
従来の多結晶シリコン半導体層の場合である同図（ａ）
において、顕著に示されている。
【００６６】特に、リン（Ｐ）の場合には、薄い多結晶
シリコン半導体層ＰＳ内に不純物インプランテーション
により、不純物のプロジェクション濃度のピーク位置を
設定しようとすると、同図（ａ）のＡ部に示した大きな
凸部では、同Ｂ部に示したように当該不純物のプロジェ
クション濃度のピーク位置が多結晶シリコン半導体層Ｐ
Ｓの層から外れることもある。
【００６７】絶縁基板ＳＵＢ１の場所により、多結晶シ
リコン半導体層ＰＳの当該不純物のプロジェクション濃
度のピーク位置が異なる場合は、多結晶シリコン半導体
層ＰＳをレーザー照射等によりアニールして不純物を拡
散した時に、不純物濃度にばらつきが生じ安定した薄膜
トランジスタの特性が得られない問題がある。
【００６８】これに対し、同図（ｂ）に示した本実施例
では、多結晶シリコン半導体層ＰＳの凹凸が小さいた
め、不純物のインプランテーション時の不純物のプロジ
ェクション濃度のピーク位置の分布は、ボロン（Ｂ）、
リン（Ｐ）共に基板ＳＵＢ１と水平な方向に良く揃い、
前記したようなボロン（Ｂ）やリン（Ｐ）のインプラン
テーション時の不純物のプロジェクション濃度のピーク
位置の分布ＢＩＰ、ＰＩＰが多結晶シリコン半導体層Ｐ
Ｓから外れるようなことは生じない。
【００６９】また、電界効果型の薄膜トランジスタであ
るＭＯＳトランジスタのチャネルが形成されるゲート電
極下においても、多結晶シリコン半導体層の凹凸が大き
い場合は多くの不都合が発生する。
【００７０】図５は基板上に形成した多結晶シリコン半
導体層の凹凸の状態とポテンシャルの等電位線分布につ
いて従来技術と本実施例を対比した説明図であり、
（ａ）は従来の多結晶シリコン半導体層の模式断面、
（ｂ）は本実施例の多結晶シリコン半導体層の模式断面
を示す。
【００７１】図５では、ゲート電極ＧＴに対してチャネ
ル形成方向に電圧が印加された場合の多結晶シリコン半
導体層ＰＳにおけるポテンシャルの等電位線分布を示
す。ここでは、簡単のため、ゲート電極の下の不純物濃
度は均一とし、結晶粒界に関わるポテンシャルの変動は
無視できるものとしている。
【００７２】図５の（ａ）では、ゲートＧＴに印加する
電圧を上げて行くと多結晶シリコン半導体層ＰＳの凹凸
の大きなところから高ポテンシャル等電位線が現れ、凹
凸に影響されて多結晶シリコン半導体層ＰＳの内部にも
基板ＳＵＢ１の面に対して水平でなく、うねったポテン
シャル等電位線となる。
【００７３】一方、（ｂ）では、多結晶シリコン半導体
層ＰＳの凹凸が１０％以内に抑えられているため、ポテ
ンシャルの等電位線分布はほぼ基板面と水平になる。
【００７４】図６の（ａ）は従来の多結晶シリコン半導
体層の形状を有する薄膜トランジスタのゲート電圧を上
げたときのポテンシャルの等電位線分布を説明する多結
晶シリコン半導体層の模式断面である。図６の（ａ）は
図６の（ｂ）に示す薄膜トランジスタの断面図のａに示
す部分を拡大した図である。ゲート電圧を上げて行く
と、ドレインＰＳ２からソースＰＳ１へ通じるチャネル
ＣＨが形成される。
【００７５】ゲート電圧を上げて行くと、多結晶シリコ
ン半導体層ＰＳの凹凸が大きいと、高ポテンシャル等電
位線のところから反転層ＲＶが現れる。この反転層ＲＶ
により局所的な実電荷が蓄積され始める。この局所的な
実電荷の蓄積は多結晶シリコン半導体層ＰＳ内のポテン
シャル等電位線の分布を変え、徐々に当該等電位線の形
が多結晶シリコン半導体層ＰＳの凹凸に沿った形にな
る。
【００７６】この状態では、ゲート絶縁膜ＧＩと多結晶
シリコン半導体層ＰＳの界面近傍の多結晶シリコン半導
体層内にドレインＰＳ２からソースＰＳ１に通じる蓄積
実電荷の層すなわちチャネルＣＨができ、このチャネル
ができたところにドレインとソースに電位差がある場
合、ＭＯＳトランジスタがオン状態になり、電流が流れ
始める。
【００７７】この場合、多結晶シリコン半導体層ＰＳの
凹凸が大きい部分でチャネルＣＨ上に局所的な実電荷の
溜る所があることになる。
【００７８】このようなＭＯＳトランジスタが動作する
場合、以下の特性上の不安定、構造的な特性劣化を誘発
し、結果として、不安定な製品、あるいは特性が落ちた
製品となる。
【００７９】すなわち、（１）多結晶シリコン半導体層
の凹凸により閾値が大きく変動する。同一表示装置内で
も閾値のバラツキが非常に大きく、結果として液晶表示
装置の特性、画質の均一性の劣化を招く。
【００８０】（２）多結晶シリコン半導体層の凹凸が大
きい部分で、チャネル上に溜った局所的な実電荷は、通
常のチャネル実電荷より高いポテンシャルで励起された
状態（ホットな状態）にあるので、通常のチャネル実電
荷がホットキャリアとしてゲート絶縁層ＧＩ中に捉えら
れるよりも、ゲート電圧が低いところでゲート絶縁層Ｇ
Ｉ中に注入され、閾値等の特性を変動させる原因となる
と共に、液晶表示装置の信頼性も劣化させる。
【００８１】さらに、このことは、多結晶シリコン半導
体層の凹凸の大きさ、ゲート電極下部の位置に依存する
ため、非常にバラツキが大きくなる。
【００８２】（３）多結晶シリコン半導体層の凹凸が大
きい部分で、チャネル上に溜った局所的な実電荷が高電
位端側（ドレイン側）に発生すると、ドレイン電圧に引
かれてドレインに移動する。このとき、ドレイン端での
電界が大きいと、インパクト電流となり、ドレインアバ
ランシェを引き起こす。
【００８３】さらに、これがトリガとなって寄生バイポ
ーラトランジスタが、ゲート電圧が低い時点でオン状態
となり、ゲート電極で制御しているＭＯＳトランジスタ
とは別のモードで電流が流れ出し、液晶表示装置全体と
しては上記の閾値不安定さに加え、見かけ上の閾値変動
を大きくする要因となる。
【００８４】ここでＮチャネルの薄膜トランジスタを例
に説明すると、図６の（ｂ）に示す薄膜トランジスタの
ドレインＰＳ２（Ｎ型）、チャンネル部ＰＳ（Ｐ型）、
ソースＰＳ１（Ｎ型）の半導体層により寄生バイポーラ
トランジスタが形成される。図６の（ｃ）は寄生バイポ
ーラトランジスタの等価回路を示す図である。ドレイン
アバランシェを引き起こすとドレインＰＳ２とチャンネ
ル部ＰＳ間に電流Ｉａが流れる。この時ドレインＰＳ２
は寄生バイポーラトランジスタのコレクタｃ、チャンネ
ル部ＰＳはベースｂ、ソースＰＳ１はエミッタｅとして
働くので、電流Ｉａが引き金となってドレインＰＳ２と
ソースＰＳ１の間には、ゲートＧＴでは制御出来ない電
流Ｉｂが流れる。
【００８５】これと比較して、本実施例における多結晶
シリコン半導体層の凹凸が小さい薄膜トランジスタで
は、多結晶シリコン半導体層内でのポテンシャル等電位
線も２０％の範囲で基板方面に揃っており、上記したよ
うな局所的な高ポテンシャル部分が起き難く、局所的な
実電荷の蓄積も生じ難い。
【００８６】したがって、チャネル形成時も溜った局所
的な実電荷は少なく、上記した従来技術のような不都合
は起きないか、起きてもその程度が軽いので、より安定
で、性能の良い薄膜トランジスタを形成できる。その結
果、特性上の不安定がなく、構造的な特性劣化が誘発さ
れ難い安定で高性能の液晶表示装置を得ることができ
る。
【００８７】次に、本発明による液晶表示装置の製造方
法の実施例について図７、図８、図９、図１０及び図１
１を参照して説明する。
【００８８】実施例１．図７、図８、図９、図１０及び
図１１は本発明による液晶表示装置を構成するアクティ
ブマトリクス基板の薄膜トランジスタ部分の製造方法の
第１実施例を説明する行程図である。本実施例の製造方
法は、下記の工程（１）〜（１８）を含む。
【００８９】図７、図８、図９、図１０及び図１１に示
す、アクティブマトリクス基板の薄膜トランジスタ部分
の製造方法の行程図は、左側にＮチャネル型の薄膜トラ
ンジスタ（ＴＦＴ１）の製造工程、右側にＰチャネル型
の薄膜トランジスタ（ＴＦＴ２）の製造工程を示す。本
発明では、Ｎチャネル型の薄膜トランジスタ（ＴＦＴ
１）とＰチャネル型の薄膜トランジスタ（ＴＦＴ２）は
同一のガラス基板ＳＵＢ１上に同時形成される。
【００９０】工程（１）：先ず、絶縁基板としてガラス
基板ＳＵＢ１上にＣＶＤにより第１の非晶質シリコン半
導体膜ＰＳ−ａを成膜した後、レーザー光を照射するレ
ーザーアニールにより多結晶化し、第１の多結晶シリコ
ン半導体膜を形成する。上記の工程は、真空中または減
圧雰囲気中で行う。
【００９１】工程（２）：真空中または減圧雰囲気中か
ら基板ＳＵＢ１を取り出した後、前記第１の多結晶シリ
コン半導体膜ＰＳ−ａの表面ＸＸから、不純物や、大気
の成分の含有量を減らすクリーニング工程を行う。この
時多結晶シリコン半導体膜ＰＳ−ａの表面ＸＸも少しエ
ッチング除去することにより、工程（１）のレーザーア
ニールで発生した突起もエッチングされ、第１の多結晶
シリコン半導体膜ＰＳ−ａの表面がある程度平坦化され
るので、この後に工程（３）で堆積される第２の非晶質
シリコン半導体膜ＰＳ−ｂの表面も平坦になり、工程
（４）でレーザーアニールにより形成される多結晶シリ
コン半導体膜ＰＳの表面は極めて平坦になる。多結晶シ
リコン半導体膜ＰＳ−ａの表面ＸＸをエッチング除去す
る量は、多結晶シリコン半導体膜ＰＳ−ａ表面の不純物
や大気成分との珪素化合物が１立方ｃｍ当たり１０19個
以下になるまで除去するのが好ましい。特に大気中の酸
素と珪素との化合物は、この後の工程（４）でレーザー
アニールにより第１の多結晶シリコン半導体膜ＰＳ−ａ
と第２の非晶質シリコン半導体膜ＰＳ−ｂが融合して、
粒が大きく、結晶性が良好な多結晶シリコン半導体膜Ｐ
Ｓを形成するのを阻害するので、第１の多結晶シリコン
半導体層ＰＳ−ａ表面の酸素の濃度は１立方ｃｍ当たり
１０19個以下になるまで除去するのがより好ましい。ま
た第１の多結晶シリコン半導体膜ＰＳ−ａ表面に吸着し
た大気中の窒素も多結晶シリコン半導体膜ＰＳの結晶成
長を阻害するので、１立方ｃｍ当たり１０19個以下にな
るまで除去するのがより好ましい。
【００９２】上記第１の多結晶シリコン半導体層膜ＰＳ
−ａ表面の各不純物の量は、二次イオン質量分析法（Se
condary Ion Mass Spectroscopy:SIMS) により測定する
ことが出来る。
【００９３】多結晶シリコン半導体膜ＰＳ−ａの表面を
クリーニングする方法としては、多結晶シリコン半導体
膜ＰＳ−ａの表面をフッ化水素（ＨＦ）に晒す方法があ
る。多結晶シリコン半導体膜ＰＳ−ａの表面をフッ化水
素に晒すことにより、多結晶シリコン半導体膜ＰＳ−ａ
の表面に形成された大気中の酸素と珪素の化合物を除去
することができる。
【００９４】また多結晶シリコン半導体膜ＰＳ−ａの表
面をアンモニア水に晒す方法でも、多結晶シリコン半導
体膜ＰＳ−ａの表面をクリーニングすることができる。
【００９５】工程（３）：上記工程２を行った後、直ち
に基板ＳＵＢ１を真空中または減圧雰囲気中に入れ、工
程（１）と同様にＣＶＤにより第１の多結晶シリコン半
導体膜ＰＳ−ａ上に第２の非晶質シリコン半導体膜ＰＳ
−ｂを成膜する。クリーニング工程を行った後は第１の
多結晶シリコン半導体膜ＰＳ−ａ表面に大気の成分や不
純物が再付着し易いので、第１の多結晶シリコン半導体
膜ＰＳ−ａ表面の大気の成分や不純物の濃度が１立方ｃ
ｍ当たり１０19個を超える前に真空中または減圧雰囲気
中に入れる必要がある。
【００９６】工程（４）：工程（１）と同様のレーザー
アニールにより生成した第１の多結晶シリコン半導体膜
ＰＳ−ａの個々の結晶を核として第２の非晶質シリコン
半導体膜ＰＳ−ｂが多結晶化した多結晶シリコン半導体
膜を形成する。
【００９７】このとき、レーザーアニール時のレーザー
照射条件を、第２の多結晶シリコン半導体膜ＰＳ−ｂを
完全に溶融させ、かつ第１層の多結晶シリコン半導体膜
に形成されている個々の結晶の周辺部分のみを溶融させ
るように設定する。
【００９８】これは、結晶部のレーザー吸収による発熱
効率が、非晶質部のレーザー吸収による発熱効率より小
さいことに起因するという事実に基づく。レーザー照射
が終わり、冷却により結晶化する際に、第１層の多結晶
シリコン半導体膜ＰＳ−ａの溶融しない部分を核とし
て、第１と第２層の多結晶シリコン半導体膜にわたる大
きな結晶で、かつ結晶間の突起が非常に小さい多結晶シ
リコン半導体膜が得られる。
【００９９】工程（５）：多結晶シリコン半導体膜ＰＳ
をパターニングして薄膜トランジスタを構成するための
多結晶シリコン半導体層ＰＳを形成する。
【０１００】工程（６）：多結晶シリコン半導体層ＰＳ
上にゲート絶縁層ＧＩを成膜する。
【０１０１】工程（７）：Ｐチャネル型の薄膜トランジ
スタ（ＴＦＴ２）となる多結晶シリコン半導体層ＰＳの
上をフォトレジスト等のマスクＲＥＳで蔽い、Ｎチャネ
ル型の薄膜トランジスタ（ＴＦＴ１）となる多結晶シリ
コン半導体層ＰＳにゲート閾値電圧制御のための不純物
を導入する。ここではＰ型の導電型を形成するホウ素
（Ｂ）等のイオン種を導入する。
【０１０２】工程（８）：Ｎチャネル型の薄膜トランジ
スタ（ＴＦＴ１）となる多結晶シリコン半導体層ＰＳの
上をフォトレジスト等のマスクＲＥＳで蔽い、Ｐチャネ
ル型の薄膜トランジスタ（ＴＦＴ２）となる多結晶シリ
コン半導体層ＰＳにゲート閾値電圧制御のための不純物
を導入する。ここではＮ型の導電型を形成するリン
（Ｐ）やヒ素（Ａｓ）等のイオン種を導入する。
【０１０３】その後、Ｎチャネル型及びＰチャネル型薄
膜トランジスタの多結晶シリコン半導体層ＰＳにレーザ
ーを照射し、レーザーアニールを行い工程（７）及び工
程（８）で導入した不純物を拡散させると共に活性化さ
せる。
【０１０４】工程（９）：ゲート絶縁層上にゲート電極
となる電極材料膜を成膜し、パターニングしてゲート電
極を形成する。
【０１０５】工程（１０）：Ｐチャネル型の薄膜トラン
ジスタ（ＴＦＴ２）となる多結晶シリコン半導体層ＰＳ
の上をフォトレジスト等のマスクＲＥＳで蔽い、Ｎチャ
ネル薄膜トランジスタの多結晶シリコン半導体層のソー
ス電極とドレイン電極の領域に不純物を導入する。ここ
ではＮ型の導電型を形成するリン（Ｐ）やヒ素（Ａｓ）
等のイオン種を導入する。この時の不純物の導入は低濃
度にする。
【０１０６】なお、この不純物の導入は省略することも
可能である。
【０１０７】工程（１１）：Ｎチャネル型の薄膜トラン
ジスタ（ＴＦＴ１）となる多結晶シリコン半導体層ＰＳ
の上をフォトレジスト等のマスクＲＥＳで蔽い、Ｐチャ
ネル薄膜トランジスタの多結晶シリコン半導体層のソー
ス電極とドレイン電極の領域に不純物を導入する。ここ
ではＰ型の導電型を形成するホウ素（Ｂ）等のイオン種
を導入する。この時の不純物の導入はＰチャネル薄膜ト
ランジスタの多結晶シリコン半導体層のソースＰＳ１と
ドレインＰＳ２が金属電極ＳＤ１及びＳＤ２と、オーミ
ック接続が取れるだけの十分な濃度にする。
【０１０８】工程（１２）：Ｐチャネル型の薄膜トラン
ジスタ（ＴＦＴ２）となる多結晶シリコン半導体層ＰＳ
の上をフォトレジスト等のマスクＲＥＳで蔽い、さらに
Ｎチャネル薄膜トランジスタ（ＴＦＴ１）のゲート電極
ＧＴの側壁付近をフォトレジスト等のマスクＲＥＳで蔽
い、Ｎチャネル薄膜トランジスタの多結晶シリコン半導
体層のソース電極とドレイン電極の領域に不純物を導入
する。ここではＮ型の導電型を形成するリン（Ｐ）やヒ
素（Ａｓ）等のイオン種を導入する。この時の不純物の
導入はＮチャネル薄膜トランジスタの多結晶シリコン半
導体層のソースＰＳ１とドレインＰＳ２が金属電極ＳＤ
１及びＳＤ２と、オーミック接続が取れるだけの十分な
濃度にする。
【０１０９】その後、Ｎチャネル型及びＰチャネル型薄
膜トランジスタの多結晶シリコン半導体層ＰＳにレーザ
ーを照射し、レーザーアニールを行い工程（１０）、工
程（１１）及び工程（１２）で導入した不純物を拡散さ
せると共に活性化させる。
【０１１０】本実施例では、Ｎチャネル薄膜トランジス
タの多結晶シリコン半導体層のソースＰＳ１とドレイン
ＰＳ２の不純物導入を工程（１０）と工程（１２）の２
回に分けて行うので、ゲート電極ＧＴ端部の不純物の濃
度勾配が緩やかになり、Ｎチャネル薄膜トランジスタの
ソースＰＳ１とドレインＰＳ２間に高い電圧を印加して
も、薄膜トランジスタが破壊されることがない。特にＮ
チャネル薄膜トランジスタ（ＴＦＴ１）は、第１図に示
す様に、画素電極を選択するスイッチとしても使われる
ので、画素欠陥不良を無くすために、高い信頼性が要求
される。
【０１１１】工程（１３）：ゲート電極を覆って層間絶
縁層ＰＡＳを成膜する。
【０１１２】工程（１４）：多結晶シリコン半導体層の
ソース電極とドレイン電極の領域におけるゲート絶縁層
と層間絶縁層を選択的に除去して第１コンタクトホール
ＣＴＨを形成する。
【０１１３】工程（１５）：第１コンタクトホールＣＴ
Ｈを通して多結晶シリコン半導体層のソース電極領域と
ドレイン電極領域に接して層間絶縁層を覆う電極材料膜
を成膜する。電極材料膜をパターニングしてソース電極
ＳＤ１とドレイン電極ＳＤ２を形成する。
【０１１４】工程（１６）：ソース電極およびドレイン
電極および層間絶縁層を覆って保護膜ＰＳＶを成膜す
る。
【０１１５】工程（１７）：保護膜を選択的に除去して
ソース電極に達する第２コンタクトホールを形成する。
【０１１６】工程（１８）：第２コンタクトホールを通
してソース電極に接して保護膜を覆う画素電極材料膜を
成膜する。画素電極材料膜をパターニングして画素電極
ＰＴを形成する。
【０１１７】以下、保護膜を成膜し、さらにその上に配
向膜を成膜してアクティブマトリクス基板を得る。
【０１１８】この実施例の製造方法により、多結晶シリ
コン半導体層の凹凸が小さく、絶縁層が薄く、不純物濃
度分布が平坦化され、低電圧、かつ高速動作の薄膜トラ
ンジスタをもつアクティブマトリクス基板を具備した液
晶表示装置が得られる。
【０１１９】実施例２．本発明による液晶表示装置の製
造方法の実施例２は、実施例１の工程（２）で、基板Ｓ
ＵＢ１を大気中に出すことなく、クリーニング工程を行
うことに有り、実施例１の工程（１）から工程（４）迄
を、真空中または減圧雰囲気中で連続して行うものであ
る。その他の工程は実施例１と同じである。
【０１２０】実施例２では、多結晶シリコン半導体膜Ｐ
Ｓ−ａの表面ＸＸを、大気中に晒すことなく、ドライエ
ッチングにより除去することにより、工程（１）のレー
ザーアニールで発生した突起もエッチングされ、第１の
多結晶シリコン半導体膜ＰＳ−ａの表面がある程度平坦
化されるので、この後の工程（３）で堆積される第２の
非晶質シリコン半導体膜ＰＳ−ｂの表面も平坦になり、
工程（４）でレーザーアニールにより形成される多結晶
シリコン半導体膜ＰＳの表面は極めて平坦になる。
【０１２１】図１４は実施例２の工程１から工程４迄を
基板ＳＵＢ２を、大気に晒さずに、行うための、製造装
置の一例を示す概略図である。
【０１２２】１１は基板搬送室、１９は基板を保持する
ロボットアーム、２０はロボットアーム１９の搬送機
構、１２は基板搬送室１１を真空にするための、真空ポ
ンプ、１３は基板を装置に搬入するための搬入室、２４
は基板を搬入搬出する時に開け閉めする扉である。Ｒ１
は基板に半導体膜を堆積するための第１室、Ｒ２は基板
に絶縁膜を堆積するための第２室、Ｒ３は基板に形成さ
れた半導体膜表面をドライエッチングして、クリーニン
グする第３室、１４は基板に形成された半導体膜表面を
レーザー光４を照射してアニールする第４室、１５はレ
ーザー光源、１６はレーザー光４を均一にするホモジナ
イザー、１７は反射鏡、１８は集光レンズである。レー
ザー光４は第４室に設けた透明な窓（図示せず）から第
４室内に導入される。搬入室１３、第１室Ｒ１、第２室
Ｒ２、第３室Ｒ３及び第４室１４は基板搬送室１１に扉
２１を介して接続される。各室は真空ポンプ１２により
真空に引かれる。
【０１２３】実施例２の特徴部分を、図１２に示す製造
装置の概略図と、図７に示す工程図を用いて説明する。
【０１２４】工程（１）：先ず、絶縁基板ＳＵＢ１は搬
入室１３から取り入れられ、ロボットアーム１９により
第１室Ｒ１内のステージ２２上に配置され、固定され
る。第１室Ｒ１内に材料ガスを導入し、ＣＶＤにより絶
縁基板ＳＵＢ１上に第１の非晶質シリコン半導体膜ＰＳ
−ａを成膜する。
【０１２５】その後ロボットアーム１９により基板ＳＵ
Ｂ１を第４室１４に移動し、ステージ上に固定した後、
レーザー光を照射するレーザーアニールにより多結晶化
し、第１の多結晶シリコン半導体膜を形成する。上記の
工程は、基板ＳＵＢ１を大気に晒さずに、連続して行
う。
【０１２６】工程（２）：その後ロボットアーム１９に
より基板ＳＵＢ１を第３室Ｒ３に移動し、ステージ２２
上に固定した後、エッチングガスを第３室Ｒ３内に導入
して、ドライエッチングにより前記第１の多結晶シリコ
ン半導体膜ＰＳ−ａの表面ＸＸに形成された珪素化合物
（例えば酸化珪素、窒化珪素等）や、不純物を除去する
クリーニング工程を行う。この時多結晶シリコン半導体
膜ＰＳ−ａの表面ＸＸも少しエッチング除去することに
より、工程（１）のレーザーアニールで発生した突起も
エッチングされ、第１の多結晶シリコン半導体膜ＰＳ−
ａの表面がある程度平坦化されるので、この後の工程
（３）で堆積される第２の非晶質シリコン半導体膜ＰＳ
−ｂの表面も平坦になり、工程（４）でレーザーアニー
ルにより形成される多結晶シリコン半導体膜ＰＳの表面
は極めて平坦になる。多結晶シリコン半導体膜ＰＳ−ａ
の表面ＸＸをエッチング除去する量は、多結晶シリコン
半導体膜ＰＳ−ａ表面の意図しない不純物の濃度が１立
方ｃｍ当たり１０19個以下になるまで除去するのが好ま
しい。特に酸素と珪素との化合物は、この後の工程
（４）でレーザーアニールにより第１の多結晶シリコン
半導体膜ＰＳ−ａと第２の非晶質シリコン半導体膜ＰＳ
−ｂが融合して、粒が大きく、結晶性が良好な、多結晶
シリコン半導体膜ＰＳを形成するのを阻害するので、酸
素の量は１立方ｃｍ当たり１０19個以下になるまで除去
するのがより好ましい。また第１の多結晶シリコン半導
体膜ＰＳ−ａ表面に形成された窒化珪素も多結晶シリコ
ン半導体膜ＰＳの結晶成長を阻害するので、窒素の量も
１立方ｃｍ当たり１０19個以下になるまで除去するのが
より好ましい。
【０１２７】多結晶シリコン半導体膜ＰＳ−ａの表面を
クリーニングする方法としては、エッチングガスにＣＦ
4とＯ2の混合ガスを用い、プラズマを発生させ、多結晶
シリコン半導体膜ＰＳ−ａの表面を、５〜１０秒の極短
時間エッチングするだけでよい。上記の工程も、基板Ｓ
ＵＢ１を大気に晒さずに、連続して行う。
【０１２８】工程（３）：上記工程２を行った後、ロボ
ットアーム１９により、真空にされた搬送室１１を通っ
て、基板ＳＵＢ１を第３室Ｒ３に移動し、ステージ２２
上に固定した後、工程（１）と同様にＣＶＤにより第１
の多結晶シリコン半導体膜ＰＳ−ａ上に第２の非晶質シ
リコン半導体膜ＰＳ−ｂを成膜する。本実施例では、ク
リーニング工程を行った後、基板ＳＵＢ１を大気に晒す
ことなく、第１の多結晶シリコン半導体膜ＰＳ−ａ上に
第２の非晶質シリコン半導体膜ＰＳ−ｂを成膜するの
で、第１の多結晶シリコン半導体膜ＰＳ−ａ表面に大気
の成分や不純物が再付着することがない。
【０１２９】工程（４）： その後ロボットアーム１９
により基板ＳＵＢ１を第４室１４に移動し、ステージ上
に固定した後、工程（１）と同様のレーザーアニールに
より生成した第１の多結晶シリコン半導体膜ＰＳ−ａの
個々の結晶を核として第２の非晶質シリコン半導体膜Ｐ
Ｓ−ｂが多結晶化した多結晶シリコン半導体膜を形成す
る。
【０１３０】このとき、レーザーアニール時のレーザー
照射条件を、第２の多結晶シリコン半導体膜ＰＳ−ｂを
完全に溶融させ、かつ第１層の多結晶シリコン半導体膜
に形成されている個々の結晶の周辺部分のみを溶融させ
るように設定する。
【０１３１】これは、結晶部のレーザー吸収による発熱
効率が、非晶質部のレーザー吸収による発熱効率より小
さいことに起因するという事実に基づく。レーザー照射
が終わり、冷却により結晶化する際に、第１層の多結晶
シリコン半導体膜ＰＳ−ａの溶融しない部分を核とし
て、第１と第２層の多結晶シリコン半導体膜にわたる大
きな結晶で、かつ結晶間の突起が非常に小さい多結晶シ
リコン半導体膜が得られる。
【０１３２】以降の工程は実施例１と同じである。
【０１３３】この実施例の製造方法によっても、多結晶
シリコン半導体層の凹凸が小さく、絶縁層が薄く、不純
物濃度分布が平坦化され、低電圧、かつ高速動作の薄膜
トランジスタをもつアクティブマトリクス基板を具備し
た液晶表示装置が得られる。
【０１３４】また実施例２の製造方法によれば、少なく
とも工程（１）から工程（４）迄を基板ＳＵＢ２を、大
気に晒さずに、行うことができるので、第１層の多結晶
シリコン半導体膜ＰＳ−ａと第２層の多結晶シリコン半
導体膜ＰＳ−ｂの境界付近で、大気の成分（例えば、酸
素や窒素等）の濃度分布がピークを示さない。
【０１３５】従って本実施例によれば、大気の成分に邪
魔されずに、第１層の多結晶シリコン半導体膜ＰＳ−ａ
と第２層の多結晶シリコン半導体膜ＰＳ−ｂを融合させ
ることができる。
【０１３６】上記第１と第２の多結晶シリコン半導体層
膜の間の各不純物の量は、二次イオン質量分析法により
測定することが出来る。
【０１３７】実施例３．本発明による液晶表示装置の製
造方法の実施例３は、実施例１の工程（２）のクリーニ
ング工程で、基板ＳＵＢ１を大気中に出し、第１層の多
結晶シリコン半導体膜ＰＳ−ａの表面を、研磨すること
により、第１層の多結晶シリコン半導体膜ＰＳ−ａの表
面を平坦化し、第１層の多結晶シリコン半導体膜ＰＳ−
ａの表面に形成された、酸化珪素や窒化珪素等の珪素化
合物も除去するものである。その他の工程は実施例１と
同じである。
【０１３８】実施例３では、多結晶シリコン半導体膜Ｐ
Ｓ−ａの表面ＸＸを研磨して除去することにより、工程
（１）のレーザーアニールで発生した突起も平坦化さ
れ、第１の多結晶シリコン半導体膜ＰＳ−ａの表面が極
めて平坦になるので、この後工程（３）で堆積される第
２の非晶質シリコン半導体膜ＰＳ−ｂの表面も平坦にな
り、工程（４）でレーザーアニールにより形成される多
結晶シリコン半導体膜ＰＳの表面も極めて平坦になる。
【０１３９】研磨の方法は、ケミカル・メカニカル・ポ
リッシング（ＣＭＰ法）等がある。
【０１４０】具体的には、回転可能な台の上に、液体に
分散した研磨剤を展開し、基板ＳＵＢ１の第１層の多結
晶シリコン半導体膜ＰＳ−ａの表面を、研磨剤が設けら
れた台に当て、台を回転させて、第１層の多結晶シリコ
ン半導体膜ＰＳ−ａの表面を平坦に研磨する。研磨剤と
してはダイヤモンド等の微少な粒を用いることができ
る。
【０１４１】以降の工程は実施例１と同じである。
【０１４２】上記製造方法の各実施例により、多結晶シ
リコン半導体層の凹凸が小さく、絶縁層が薄く、不純物
濃度分布が平坦化され、低電圧、かつ高速動作の薄膜ト
ランジスタをもつアクティブマトリクス基板を形成でき
る。
【０１４３】
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン半導体層の凹凸を小さくして、絶縁層を
薄くし、不純物濃度分布を平坦化して安定、低電圧、か
つ高速動作の薄膜トランジスタ構造をもつアクティブマ
トリクス基板を具備した液晶表示装置を得ることができ
る。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の第１実施例の要部
構成を説明する断面図である。
【図２】本発明による液晶表示装置を構成するアクティ
ブマトリクス基板の第１実施例の一画素付近の構成を説
明する平面図である。
【図３】本発明による液晶表示装置を構成するアクティ
ブマトリクス基板に形成された薄膜トランジスタの要部
積層薄膜構造の断面の顕微鏡写真の模写図である。
【図４】基板上に形成した多結晶シリコン半導体層の凹
凸の状態と不純物のインプランテーションのピークにつ
いて従来技術と本実施例を対比した説明図である。
【図５】基板上に形成した多結晶シリコン半導体層の凹
凸の状態とポテンシャルの等電位線分布について従来技
術と本実施例を対比した説明図である。
【図６】従来の多結晶シリコン半導体層の形状を有する
薄膜トランジスタのゲート電圧を上げたときのポテンシ
ャルの等電位線分布を説明する多結晶シリコン半導体層
の模式断面（ａ）と従来の多結晶シリコン薄膜トランジ
スタの断面図（ｂ）および寄生バイポーラトランジスタ
の等価回路（ｃ）である。
【図７】本発明による液晶表示装置を構成するアクティ
ブマトリクス基板の薄膜トランジスタ部分の製造方法の
第１実施例を説明する行程図である。
【図８】本発明による液晶表示装置を構成するアクティ
ブマトリクス基板の薄膜トランジスタ部分の製造方法の
第１実施例を説明する行程図である。
【図９】本発明による液晶表示装置を構成するアクティ
ブマトリクス基板の薄膜トランジスタ部分の製造方法の
第１実施例を説明する行程図である。
【図１０】本発明による液晶表示装置を構成するアクテ
ィブマトリクス基板の薄膜トランジスタ部分の製造方法
の第１実施例を説明する行程図である。
【図１１】本発明による液晶表示装置を構成するアクテ
ィブマトリクス基板の薄膜トランジスタ部分の製造方法
の第１実施例を説明する行程図である。
【図１２】多結晶シリコン半導体を用いた液晶表示装置
の一例を説明するアクティブマトリクス基板の模式平面
図である。
【図１３】従来の液晶表示装置を構成するアクティブマ
トリクス基板に形成された薄膜トランジスタの要部積層
薄膜構造の断面の顕微鏡写真の模写図である。
【図１４】本発明による液晶表示装置の第２の実施例を
説明する製造装置の概略図である。
【符号の説明】
ＳＵＢ１ アクティブマトリクス基板（第１の基板） ＰＳ１ 第１層（下層）の多結晶シリコン半導体層 ＰＳ２ 第２層（上層）の多結晶シリコン半導体層 ＰＳ 多結晶シリコン層 ＧＩ ゲート絶縁層 ＧＴ ゲート電極 ＳＤ１ ソース電極 ＳＤ２ ドレイン電極 ＰＡＳ 絶縁層 ＰＳＶ 保護膜 ＰＴ 画素電極 ＯＲＩ１，ＯＲＩ２ 配向膜 ＬＣ 液晶層 ＳＵＢ２ カラーフィルタ基板（第２の基板） ＢＭ ブラックマトリクス ＦＩＬ カラーフィルタ ＯＣ 平坦化層（オーバーコート層） ＣＯＭ 共通電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｆ ６２７Ｇ Ｆターム(参考） 2H092 GA60 JA24 JA33 JA34 JA37 JA46 JA47 JB56 KA04 MA12 MA17 MA23 MA27 MA30 MA37 NA05 NA22 NA24 NA26 NA29 5C094 AA13 AA24 AA31 AA55 BA03 BA43 CA19 CA24 DA13 DB04 EA04 EA05 EA07 EB02 ED03 FA01 FA02 FB12 FB14 FB15 GB10 JA01 JA08 JA20 5F052 AA02 DA02 DB01 GC10 HA08 JA01 5F110 AA18 BB01 BB04 CC02 DD02 FF02 GG02 GG13 GG19 GG32 GG44 GG52 HJ13 HJ23 PP03 QQ19

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板上に互いに交差するように形成し
    たゲート配線、ドレイン配線を有し、前記ゲート配線、
    ドレイン配線の交差部近傍に薄膜トランジスタを配置し
    た画素領域と、 前記絶縁基板の周辺に前記薄膜トランジスタを選択的に
    駆動するための駆動回路を形成した駆動回路領域とを有
    するアクテブマトリクス基板を具備した液晶表示装置で
    あって、 前記薄膜トランジスタは、前記絶縁基板上に形成した多
    結晶シリコン半導体層と、この多結晶シリコン半導体層
    の上にゲート絶縁膜を介して形成したゲート電極と、前
    記絶縁膜上に形成されると共に、当該絶縁膜に形成した
    コンタクトホールで前記多結晶シリコン半導体層にそれ
    ぞれ接続したドレイン電極およびソース電極とから構成
    され、 前記多結晶シリコン半導体層の表面凹凸が、当該多結晶
    シリコン半導体層の形成膜厚の１０％以下であり、当該
    多結晶シリコン半導体層の導電型を決めるための不純物
    濃度のピーク値を示す位置と前記絶縁基板表面との距離
    の変動が前記絶縁基板の水平面に対し１０％以内である
    ことを特徴とする液晶表示装置。
  2. 【請求項２】薄膜トランジスタと画素電極を有する第１
    の基板と共通電極を有する第２の基板の貼り合わせ間隙
    に液晶層を封入してなる液晶表示装置であって、 前記薄膜トランジスタは、前記第１の基板上に形成した
    多結晶シリコン半導体層と、この多結晶シリコン半導体
    層の上にゲート絶縁膜を介して形成したゲート電極と、
    前記絶縁膜上に形成されると共に、当該絶縁膜に形成し
    たスルーホールで前記多結晶シリコン半導体層にそれぞ
    れ接続したドレイン電極およびソース電極とから構成さ
    れ、 前記薄膜トランジスタを構成する多結晶シリコン半導体
    層は、第１基板上に膜厚が５０ｎｍ以下、かつその表面
    凹凸が１０％以下であり、前記多結晶シリコン半導体膜
    はレーザーアニールを施して形成した第１の多結晶シリ
    コン半導体膜と、前記第１の多結晶シリコン半導体膜の
    上に膜厚が５０ｎｍ以下に成膜した多結晶シリコン半導
    体膜にレーザーアニールを施して形成した第２の多結晶
    シリコン半導体膜とから構成され、 前記薄膜トランジスタを構成する多結晶シリコン半導体
    層に含まれる酸素の濃度が、前記第１と第２の多結晶シ
    リコン半導体膜の境界付近で１０19ｃｍ-3以下であるこ
    とを特徴とする液晶表示装置。
  3. 【請求項３】絶縁基板上に互いに交差するように形成し
    たゲート配線、ドレイン配線を有し、前記ゲート配線、
    ドレイン配線の交差部近傍に薄膜トランジスタを配置し
    た画素領域と、 前記絶縁基板の周辺に前記薄膜トランジスタを選択的に
    駆動するための駆動回路を形成した駆動回路領域とを有
    するアクテブマトリクス基板を具備した液晶表示装置で
    あって、 前記薄膜トランジスタは、前記第１の基板に形成した多
    結晶シリコン半導体層と、この多結晶シリコン半導体層
    の上にゲート絶縁膜を介して形成したゲート電極と、前
    記絶縁膜上に形成されると共に、当該絶縁膜に形成した
    スルーホールで前記多結晶シリコン半導体層にそれぞれ
    接続したドレイン電極およびソース電極とから構成さ
    れ、 前記薄膜トランジスタを構成する多結晶シリコン半導体
    層は、第１基板上に膜厚が５０ｎｍ以下、かつその表面
    凹凸が１０％以下であり、前記多結晶シリコン半導体膜
    はレーザーアニールを施して形成した第１の多結晶シリ
    コン半導体膜と、前記第１の多結晶シリコン半導体膜の
    上に膜厚が５０ｎｍ以下に成膜した多結晶シリコン半導
    体膜にレーザーアニールを施して形成した第２の多結晶
    シリコン半導体膜とから構成され、 前記薄膜トランジスタを構成する多結晶シリコン半導体
    層に含まれる窒素の濃度が、前記第１と第２の多結晶シ
    リコン半導体膜の境界付近で１０19ｃｍ-3以下であるこ
    とを特徴とする液晶表示装置。
  4. 【請求項４】絶縁基板上に互いに交差するように形成し
    たゲート配線、ドレイン配線を有し、前記ゲート配線、
    ドレイン配線の交差部近傍に薄膜トランジスタを配置し
    た画素領域と、 前記絶縁基板の周辺に前記薄膜トランジスタを選択的に
    駆動するための駆動回路を形成した駆動回路領域とを有
    するアクテブマトリクス基板を具備した液晶表示装置の
    製造方法であって、 （ａ）絶縁基板上に第１の非晶質シリコン半導体膜を成
    膜した後、レーザーアニールにより多結晶化して第１の
    多結晶シリコン半導体膜を形成する工程と、 （ｂ）前記第１の多結晶シリコン半導体膜表面の意図し
    ない不純物の量を１立方ｃｍ当たり１０19個以下とする
    クリーニング工程と、 （ｃ）第１の多結晶シリコン半導体膜上に第２の非晶質
    シリコン半導体膜を成膜した後、レーザーアニールによ
    り第１の多結晶シリコン半導体膜の個々の結晶を核とし
    て第２の非晶質シリコン半導体膜が多結晶化した多結晶
    シリコン半導体膜を形成する工程と、 （ｄ）多結晶シリコン半導体膜をパターニングして薄膜
    トランジスタの多結晶シリコン半導体層を形成する工程
    と、 （ｅ）多結晶シリコン半導体層上にゲート絶縁層を成膜
    する工程と、 （ｆ）ゲート絶縁層上にゲート電極となる電極材料膜を
    成膜し、パターニングしてゲート電極を形成する工程
    と、 （ｇ）多結晶シリコン半導体層のソース電極とドレイン
    電極の領域に導電型を決定する不純物を導入する工程
    と、 （ｈ）ゲート電極を覆って層間絶縁層を成膜する工程
    と、 （ｉ）多結晶シリコン半導体層のソース電極とドレイン
    電極の領域におけるゲート絶縁層と層間絶縁層を選択的
    に除去して多結晶シリコン半導体コンタクトホールを形
    成する工程と、 （ｊ）多結晶シリコン半導体コンタクトホールを通して
    多結晶シリコン半導体層のソース電極領域とドレイン電
    極領域に接して層間絶縁層を覆う電極材料膜を成膜する
    工程と、 （ｋ）電極材料膜をパターニングしてソース電極とドレ
    イン電極を形成する工程と、 （ｌ）ソース電極およびドレイン電極および層間絶縁層
    を覆って保護膜を成膜する工程と、 （ｍ）保護膜を選択的に除去してソース電極に達するソ
    ース電極コンタクトホールを形成する工程と、 （ｎ）ソース電極コンタクトホールを通してソース電極
    に接して保護膜を覆う画素電極材料膜を成膜する工程
    と、 （ｏ）画素電極材料膜をパターニングして画素電極を形
    成する工程とを有する液晶表示装置の製造方法。
  5. 【請求項５】前記（ｄ）工程と（ｅ）工程の間に、多結
    晶シリコン半導体層にゲート閾値電圧制御のための不純
    物を導入する工程を有することを特徴とする請求項４に
    記載の液晶表示装置の製造方法。
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US10/642,654 US7315335B2 (en) 1999-11-19 2003-08-19 Liquid crystal display device with variations of positions of peaks of depth distributions of concentration of impurities in polycrystalline being within 10% of thickness

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359251A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100493204B1 (ko) * 2001-03-28 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 표시장치
JP2005228819A (ja) * 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
JP2005268441A (ja) * 2004-03-17 2005-09-29 Seiko Epson Corp 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器
JP2005276944A (ja) * 2004-03-23 2005-10-06 Sharp Corp 半導体デバイス、その製造方法および製造装置
WO2006073165A1 (ja) * 2005-01-07 2006-07-13 Sharp Kabushiki Kaisha 半導体デバイス、その製造方法および製造装置
KR100752381B1 (ko) * 2005-12-23 2007-08-27 삼성에스디아이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI267131B (en) * 2002-03-05 2006-11-21 Semiconductor Energy Lab Semiconductor element and semiconductor device using the same
US6885146B2 (en) 2002-03-14 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Display device comprising substrates, contrast medium and barrier layers between contrast medium and each of substrates
KR100916656B1 (ko) 2002-10-22 2009-09-08 삼성전자주식회사 레이저 조사 장치 및 이를 이용한 다결정 규소 박막트랜지스터의 제조 방법
CN100340911C (zh) * 2003-06-25 2007-10-03 Lg.菲利浦Lcd株式会社 非晶硅层结晶方法、阵列基板、液晶显示器及其制造方法
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
JP4315074B2 (ja) 2004-07-15 2009-08-19 セイコーエプソン株式会社 半導体装置用基板及びその製造方法、電気光学装置用基板、電気光学装置並びに電子機器
US7531833B2 (en) * 2004-10-12 2009-05-12 Lg. Display Co., Ltd. Organic electro luminescence device and fabrication method thereof
US20080237593A1 (en) * 2005-01-07 2008-10-02 Junichiro Nakayama Semiconductor Device, Method of Fabricating the Same, and Apparatus for Fabricating the Same
US8927898B2 (en) * 2006-05-01 2015-01-06 Tcz, Llc Systems and method for optimization of laser beam spatial intensity profile
TWI444731B (zh) * 2006-05-16 2014-07-11 Semiconductor Energy Lab 液晶顯示裝置和半導體裝置
US8497494B2 (en) * 2006-11-24 2013-07-30 Lg Display Co., Ltd. Thin film transistor and array substrate for liquid crystal display device comprising organic insulating material
JP5205012B2 (ja) * 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
WO2011024577A1 (ja) * 2009-08-25 2011-03-03 シャープ株式会社 光センサ、半導体装置、及び液晶パネル
KR101801960B1 (ko) * 2010-07-01 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
KR102180554B1 (ko) * 2013-12-04 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
TWI570899B (zh) * 2014-09-10 2017-02-11 群創光電股份有限公司 薄膜電晶體基板
JP6579086B2 (ja) * 2016-11-15 2019-09-25 信越半導体株式会社 デバイス形成方法
KR102596210B1 (ko) * 2018-05-25 2023-10-30 엘지디스플레이 주식회사 Tft 기판 및 이를 포함한 표시장치
KR20220033596A (ko) * 2020-09-08 2022-03-17 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 표시 장치 및 이의 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4742020A (en) * 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
US4597160A (en) * 1985-08-09 1986-07-01 Rca Corporation Method of fabricating a polysilicon transistor with a high carrier mobility
JPH02208293A (ja) * 1989-02-08 1990-08-17 Kanazawa Univ 多結晶シリコン膜の製造方法
JP3210313B2 (ja) * 1989-08-11 2001-09-17 ソニー株式会社 多結晶シリコン薄膜の特性改善方法
IT1238387B (it) * 1990-01-10 1993-07-16 Himont Inc Componenti e catalizzatori per la polimerizzazione di olefine
JP2794499B2 (ja) * 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR970009976B1 (ko) * 1991-08-26 1997-06-19 아메리칸 텔리폰 앤드 텔레그라프 캄파니 증착된 반도체상에 형성된 개선된 유전체
TW215967B (en) * 1992-01-17 1993-11-11 Seiko Electron Co Ltd MOS Poly-Si thin film transistor with a flattened channel interface and method of producing same
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
US5332689A (en) * 1993-02-17 1994-07-26 Micron Technology, Inc. Method for depositing low bulk resistivity doped films
US5672530A (en) * 1993-03-22 1997-09-30 Sharp Microelectronics Technology, Inc. Method of making MOS transistor with controlled shallow source/drain junction
JPH0799321A (ja) * 1993-05-27 1995-04-11 Sony Corp 薄膜半導体素子の製造方法および製造装置
KR100306527B1 (ko) * 1994-06-15 2002-06-26 구사마 사부로 박막반도체장치의제조방법,박막반도체장치
JP4026191B2 (ja) 1996-05-22 2007-12-26 ソニー株式会社 シリコン単結晶粒子群の形成方法及びフラッシュメモリセルの製造方法
JPH10200120A (ja) * 1997-01-10 1998-07-31 Sharp Corp 半導体装置の製造方法
JPH1140501A (ja) * 1997-05-20 1999-02-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
JPH11121785A (ja) 1997-10-16 1999-04-30 Toshiba Electronic Engineering Corp 化合物半導体素子およびその製造方法
JP4376979B2 (ja) 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3331999B2 (ja) * 1999-02-09 2002-10-07 日本電気株式会社 半導体薄膜の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493204B1 (ko) * 2001-03-28 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 표시장치
JP2002359251A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005228819A (ja) * 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
JP2005268441A (ja) * 2004-03-17 2005-09-29 Seiko Epson Corp 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器
JP4711042B2 (ja) * 2004-03-17 2011-06-29 セイコーエプソン株式会社 半導体膜の製造方法、および半導体装置の製造方法
JP2005276944A (ja) * 2004-03-23 2005-10-06 Sharp Corp 半導体デバイス、その製造方法および製造装置
WO2006073165A1 (ja) * 2005-01-07 2006-07-13 Sharp Kabushiki Kaisha 半導体デバイス、その製造方法および製造装置
KR100752381B1 (ko) * 2005-12-23 2007-08-27 삼성에스디아이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법

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