JP2009536451A - 金属・絶縁体・金属キャパシタ及びその製造方法 - Google Patents

Abstract

【課題】 金属・絶縁体・金属キャパシタ及びその製造方法を提供すること。
【解決手段】 本発明は、縁欠陥を減少させ、歩留まり低下の障害を防ぐ改善されたキャパシタに向けられる。本発明の第１の実施形態は、絶縁体と導電層の界面に隣接する保護層を含み、一方、本発明の第２の実施形態は、導電層上にある絶縁体上に保護層を含む。
【選択図】 図５

Description

本発明は、一般に、半導体デバイスに関し、より具体的には、新規な金属・絶縁体・金属（ＭＩＭ）キャパシタ及びそれの製造方法に関する。

金属・絶縁体・金属（ＭＩＭ）キャパシタは、チップの小型化が複数の受動素子の集積化を要求するため重要である。キャパシタはちょうどそうした受動デバイスの１つである。ＭＩＭキャパシタの利点は、フットプリントの減少、より高い品質係数、及びより低い寄生を含む。ＭＩＭキャパシタは、２つの金属層を分離する絶縁体を有する。従来技術のＭＩＭキャパシタに関連する１つの不利点は、上部金属層との界面で絶縁体において生じる縁欠陥である。

図１は、縁欠陥になりやすい従来技術のＭＩＭキャパシタ１００を示す。縁欠陥は製造段階での早期にデバイス障害をもたらす。それゆえに、歩留まりを改善するために、ＭＩＭキャパシタ内の上部電極エッチングから上部電極の周囲における縁欠陥又は脆弱な絶縁性をなくすことが望ましい。絶縁体１０４は２つの導電層１０２を分離する。縁欠陥１１０は、上部導電層１０２と絶縁体１０４の界面で絶縁体１０４に生じる。縁欠陥を取り除くために、プルバック化学処理法が開発された。このようなプルバック化学処理法は、上部導電層１０２との界面が厚い絶縁体１０４をもつＭＩＭキャパシタをもたらす。図２は、プルバックをもつ従来技術のＭＩＭキャパシタを示す。

図２は、プルバックをもつ従来技術のＭＩＭキャパシタ２００を示す。プルバック化学処理法は、絶縁体１０４と導電層１０２の界面でプルバック化学処理（矢印２２０）された上部導電層１０２をもつＭＩＭキャパシタ２００をもたらす。絶縁体１０４は、上部導電層１０２との界面が厚い部位２３０を有する。厚くされた絶縁体１０４は、縁欠陥を減少させ、漏れも減少させる。漏れの減少は、歩留まりを改善する。しかしながら、プルバック化学処理されたＭＩＭキャパシタ２００の１つの不利点は、このような構造体が、例えばＳｉＮのような低Ｋ誘電体からなる絶縁体１０４でしか動作しないことである。このような構造体は、高Ｋ誘電体からなる絶縁体１０４では動作しない。当業者が認識するように、高Ｋ誘電体は、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３及びＨｆＯ_２を含むが、これらに限定されるものではない。

図３は、高Ｋ誘電体からなる絶縁体をもつ、プルバック化学処理された従来技術のＭＩＭキャパシタ３００を示す。絶縁体１０４’は、高Ｋ誘電体を含む。プルバック化学処理法は、絶縁体１０４と導電層１０２の界面においてプルバック化学処理（２２０）された上部導電層１０２をもつＭＩＭキャパシタだけでなく、界面が薄い絶縁体１０４’をもつＭＩＭキャパシタをもたらす。このような絶縁体１０４‘は縁欠陥及び漏れの増加をもたらす。

当該技術分野に必要とされるのは、縁欠陥を減少させ、全ての誘電体に対して高い歩留まりを維持する改善されたＭＩＭキャパシタである。

本発明は、キャパシタ及びそれの製造方法に向けられる。

第１の実施形態は、導電層と、絶縁体と、導電層と、保護層とを含むキャパシタに向けられる。絶縁体は導電層上にあり、一方、導電層は絶縁体上に位置する。絶縁体上の導電層は、導電層と絶縁体の界面における絶縁体の所定の長さより短い所定の長さを有する。保護層は、底部導電層と絶縁体の界面に隣接する。

第２の実施形態は、導電層と、絶縁体と、保護層と、導電層とを含むキャパシタに向けられる。絶縁体は導電層上に位置する。保護層は絶縁体上に位置する。導電層は保護層上にあり、この導電層は、保護層と絶縁体の界面における絶縁体の所定の長さより短い、所定の長さを有する。

本発明は、従来技術のキャパシタに関連する前述の問題を解決する。より具体的には、本発明は、保護層を用いることにより高Ｋ誘電体に関連する歩留まりの障害を防ぐ。本発明は誘電体に依存しない。それゆえに、高Ｋ誘電材料及び低Ｋ誘電体材料の両方を、歩留まりに悪影響を与えることなく、絶縁体として用いることができる。

少なくとも前述の理由のために、本発明はキャパシタ技術を改善する。

本発明の実施形態が、例示のみの目的で、添付の図面を参照してここに説明される。

本発明は、添付の図面を参照してここに説明される。図面において、本発明をより明確に説明し例示するために、構造体の種々の態様が示され、単純化した様式で概略的に表される。

概要及び序文によって、本発明の実施形態はキャパシタ及びそれを製造するための方法に向けられる。全ての実施形態は、その上に第２の導電層が堆積される絶縁体に隣接して或いはその上に第２の導電層が堆積される絶縁層の上に、堆積された保護層を含む。全ての実施形態において、上部導電層の所定の長さは、導電層１０２（第１の実施形態）又は保護層５４０（第２の実施形態）との界面における絶縁層１０４の所定の長さより短い。

本発明の第１の実施形態が、改善されたキャパシタの形成を示し、より具体的には、改善された金属・絶縁体・金属（ＭＩＭ）キャパシタを示す図４から図６を参照して説明される。本発明の第１の実施形態は、絶縁体１０４に隣接して保護層４４０を堆積するステップを含む。保護層４４０は、絶縁体１０４がプルバック・プロセス中に除去されることを防ぐ。それゆえに、保護層４４０は、上部（第２の）導電層１０２の下に厚い絶縁体を維持する。第１の実施形態において、絶縁体１０４は、導電層１０２の上に堆積され、この導電層は底部（最初の）導電層１０２とも呼ぶことができる。第１の実施形態は以下により具体的に説明される。

図４は、本発明の第１の実施形態を含む材料のスタックを示す。示されるように、材料のスタックは絶縁体１０４によって分離される２つの導電層１０２を含む。要求されるものではないが、第１の実施形態の随意的な特徴は、エッチング停止部１０６の上に堆積される保護膜４４０を含む。導電層１０２は、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ又はそのいずれかの組み合わせを含むことができ、一方、絶縁体１０４は、Ａｌ_２Ｏ_３、ＳｉＮ、ＨｆＯ_２、ＺｒＯ_２、ＳｉＯ_ｘＮ_ｙ、ＨｆＳｉＯ_ｘ、ＳｉＯ_２、ＳｒＴｉＯ_３、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３又はそのいずれかの組み合わせを含むことができる。絶縁体１０４は、プルバックに最も一般的に採用されるプロセスであるＣＦ_４プラズマ・エッチングに耐える、ＳｉＮ又はいずれかの他の非酸化物誘電体であることが好ましい。

図５は、本発明の第１の実施形態４００を示す。本発明の第１の実施形態４００は、部分的に除去された絶縁体１０４によって生成された空間（領域）を充填する保護層４４０をもつＭＩＭキャパシタを含む。示されるように、絶縁体１０４は複数の層を含むが、当業者が認識するように、絶縁体１０４は複数の層に限定されるものではなく、単一又は二重の層を含んでもよい。本発明の第１の実施形態４００の上で動作されるプルバック化学処理法は、本明細書において上述されるように、絶縁体１０４と導電層１０２の界面がプルバック（矢印２２０）された導電層１０２をもつＭＩＭキャパシタをもたらす。しかしながら、プルバック化学処理法はまた、絶縁体１０４に悪影響を与えるが、絶縁体１０４が部分的に除去されているため、それは明らかである。部分的に除去された絶縁体１０４による歩留まりの障害を防ぐために、保護層４４０が、導電層１０２との界面に隣接する絶縁層１０４上に堆積される。

図６は、付加的で随意的な特徴をもつ本発明の第１の実施形態４００を示す。示されるように、コンタクト１０８が第１の実施形態に加えられ、同様に、さらなる保護層４４０が加えられ、この保護層４４０は、絶縁体１０４上に形成した第１の保護層４４０の副産物である。

本発明の第２の実施形態が、さらに改善されたＭＩＭキャパシタを示す図７から図９を参照して説明される。本発明の第２の実施形態は、絶縁体１０４の上に保護層５４０を堆積するステップを含む。第１及び第２の実施形態の両方において、絶縁体１０４は導電層１０２上に堆積される。第２の実施形態は以下により具体的に説明される。

図７は、本発明の第２の実施形態を含む材料のスタックを示す。図４の材料のスタックと比較すると、保護層５４０が絶縁体１０４と導電層１０２との間に堆積されることに注目されたい。

図８は本発明の第２の実施形態５００を示す。図５に示される実施形態と図８に示される実施形態との間の主要な差異は、絶縁体１０４と導電層１０２との間に堆積される保護層５４０である。要求されるものではないが、第２の実施形態は、本発明の第１の実施形態４００におけるように、絶縁体１０４に隣接して堆積される保護層４４０を含んでもよい。

図９は、付加的で随意的な特徴をもつ本発明の第２の実施形態５００を示す。図６と同様に、図９は、組み込まれたコンタクト１０８と、エッチング停止部１０６上に堆積される付加的な保護層４４０とを含む。

本発明は、従来技術のＭＩＭキャパシタに関連する前述の問題を解決する。より具体的には、本発明は、プルバック化学処理法を用いるためにＭＩＭキャパシタに生じていた縁欠陥を減少させ、一方、これと同時に、本発明は、保護層４４０を用いることにより、高Ｋ誘電体に関連する歩留まりの障害を防ぐ。本発明は誘電体に依存しない。それゆえに、高Ｋ誘電体材料及び低Ｋ誘電体材料の両方を、歩留まりに影響を与えることなく、絶縁体１０４として用いることができる。

本発明は、特定の好ましい実施形態及び他の代替の実施形態と併せて具体的に説明されたが、当業者には、幾多の代替物、修正物及び変形物が前述の説明から明らかであることが明白である。それゆえに、添付の特許請求の範囲が、本発明の真の範囲及び精神内にある全ての代替物、修正物及び変形物を含むことが意図される。

縁欠陥をもつ従来技術のＭＩＭキャパシタ１００を示す。 プルバックをもつ従来技術のＭＩＭキャパシタ２００を示す。 高Ｋ誘電体からなる絶縁体をもつ従来技術のＭＩＭキャパシタ３００を示す。 本発明の第１の実施形態を含む材料のスタックを示す。 本発明の第１の実施形態４００を示す。 付加的で随意的な特徴をもつ本発明の第１の実施形態４００を示す。 本発明の第２の実施形態を含む材料のスタックを示す。 本発明の第２の実施形態５００を示す。 付加的で随意的な特徴をもつ本発明の第２の実施形態５００を示す。

１０２：導電層
１０４：絶縁体
１０６：エッチング停止部
４０４：保護層

Claims (35)

1. 導電層と、
   前記導電層上の所定の長さを有する絶縁体と、
   前記絶縁体上の所定の長さを有する導電層であって、前記導電層は前記絶縁体との界面において前記絶縁体上にあり、前記導電層の前記所定の長さは前記界面における前記絶縁体の前記所定の長さより短い、導電層と、
   前記界面に隣接し、前記絶縁体の上に位置する保護層と、
   を含むキャパシタ。
2. 前記絶縁体上に位置する前記導電層上に位置し、所定の長さを有するエッチング停止部をさらに含む、請求項１に記載のキャパシタ。
3. 所定の長さを有し、前記エッチング停止部上の保護層をさらに含む、請求項２に記載のキャパシタ。
4. 前記保護層の前記所定の長さは前記エッチング停止部の前記所定の長さに実質的に等しい、請求項３に記載のキャパシタ。
5. 前記絶縁体は複数の層を含む、請求項１に記載のキャパシタ。
6. 前記導電層はＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つを含む、請求項１に記載のキャパシタ。
7. 前記導電層はＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つを含む、請求項１に記載のキャパシタ。
8. 前記絶縁体はＡｌ_２Ｏ_３、ＳｉＮ、ＨｆＯ_２、ＺｒＯ_２、ＳｉＯ_ｘＮ_ｙ、ＨｆＳｉＯ_ｘ、ＳｉＯ_２、ＳｒＴｉＯ_３、Ｌａ_２Ｏ_３及びＹ_２Ｏ_３のうちの少なくとも１つを含む、請求項１に記載のキャパシタ。
9. 前記保護層はＳｉＮ及びＳｉＣのうちの１つを含む、請求項１に記載のキャパシタ。
10. 前記エッチング停止部はＳｉＯ２及びＳｉＣＯＨのうちの１つを含む、請求項１に記載のキャパシタ。
11. 前記絶縁体の前記所定の長さは１０μｍと１０００μｍとの間の値であり、一方、前記２番目の導電層の前記所定の長さは前記値より小さい１μｍから５μｍまでである、請求項１に記載のキャパシタ。
12. 導電層と、
    前記導電層上の所定の長さを有する絶縁体と、
    前記絶縁体上の保護層と、
    前記保護層上の所定の長さを有する導電層であって、前記導電層の前記所定の長さは前記保護層と前記絶縁体の界面における前記絶縁体の前記所定の長さより短い、導電層と、
    を含むキャパシタ。
13. 前記界面に隣接し、前記絶縁体の上に位置する保護層をさらに含む、請求項１２に記載のキャパシタ。
14. 前記第２の導電層上に位置する、エッチング停止部をさらに含む、請求項１２に記載のキャパシタ。
15. 前記エッチング停止部上に位置する、保護層をさらに含む、請求項１４に記載のキャパシタ。
16. 前記絶縁体は複数の層を含む、請求項１２に記載のキャパシタ。
17. 前記第１の導電層はＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つを含む、請求項１２に記載のキャパシタ。
18. 前記第２の導電層はＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つを含む、請求項１２に記載のキャパシタ。
19. 前記絶縁体はＡｌ_２Ｏ_３、ＳｉＮ、ＨｆＯ_２、ＺｒＯ_２、ＳｉＯ_ｘＮ_ｙ、ＨｆＳｉＯ_ｘ、ＳｉＯ_２、ＳｒＴｉＯ_３、Ｌａ_２Ｏ_３及びＹ_２Ｏ_３のうちの少なくとも１つを含む、請求項１２に記載のキャパシタ。
20. 前記保護層はＳｉＮ及びＳｉＣのうちの１つを含む、請求項１２に記載のキャパシタ。
21. 前記エッチング停止部はＳｉＯ２Ｎ及びＳｉＣＯＨのうちの１つを含む、請求項１２に記載のキャパシタ。
22. 前記最初の導電層の前記所定の長さは１０μｍと１０００μｍとの間の値であり、一方、前記２番目の導電層前記の所定の長さは前記値より小さい１μｍから５μｍまでである、請求項１２に記載のキャパシタ。
23. キャパシタを製造するための方法であって、
    基板上に導電層を堆積するステップと、
    前記導電層上の所定の長さを有する絶縁体を堆積するステップと、
    前記絶縁体の一部を除去するステップと、
    前記除去された絶縁体をもつ前記領域を保護層により充填するステップと、
    前記絶縁体上に導電層を堆積するステップと、
    を含む方法。
24. 前記絶縁体上の前記導電層の一部を除去するステップであって、前記導電層の前記所定の長さは、前記除去後に前記導電層との界面における前記絶縁体の前記所定の長さより短くなる、ステップをさらに含む、請求項２３に記載の方法。
25. 前記絶縁体上の前記導電層の上に位置し、所定の長さを有するエッチング停止部を堆積するステップをさらに含む、請求項２３に記載の方法。
26. 前記エッチング停止部上に保護層を堆積するステップをさらに含む、請求項２３に記載の方法。
27. 前記保護層の一部を除去するステップであって、前記保護層の前記所定の長さは、前記除去後に前記エッチング停止部の前記所定の長さと実質的に等しくなる、ステップ、
    をさらに含む請求項２６に記載の方法。
28. 前記エッチング停止部の一部を除去する前記ステップと、前記保護層の一部を除去する前記ステップは同時に行われる、請求項２３に記載の方法。
29. キャパシタを製造するための方法であって、
    基板上に導電層を堆積するステップと、
    前記導電層上の所定の長さを有する絶縁体を堆積するステップと、
    前記絶縁体上に保護層を堆積するステップと、
    前記保護層及び前記絶縁体の一部を除去するステップと、
    前記保護層上の所定の長さを有する導電層を堆積するステップと、
    を含む方法。
30. 除去された前記絶縁体により形成された領域を保護層により充填するステップをさらに含む、請求項２９に記載の方法。
31. 前記保護層上の前記導電層の一部を除去するステップであって、前記導電層の前記所定の長さは前記保護層との界面における前記絶縁体の前記所定の長さより短くなる、ステップをさらに含む、請求項２９に記載の方法。
32. 前記導電層上に、所定の長さを有するエッチング停止部を堆積するステップをさらに含む、請求項２９に記載の方法。
33. 前記エッチング停止部上に、所定の長さを有する保護層を堆積するステップをさらに含む、請求項２９に記載の方法。
34. 前記保護層の一部を除去するステップであって、前記保護層の前記所定の長さは前記エッチング停止部の前記所定の長さと実質的に等しくなる、ステップをさらに含む、請求項３３に記載の方法。
35. 前記エッチング停止部の一部を除去する前記ステップと、前記保護層の一部を除去する前記ステップは同時に行われる、請求項２９に記載の方法。

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