JPH11307722A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JPH11307722A JPH11307722A JP10106623A JP10662398A JPH11307722A JP H11307722 A JPH11307722 A JP H11307722A JP 10106623 A JP10106623 A JP 10106623A JP 10662398 A JP10662398 A JP 10662398A JP H11307722 A JPH11307722 A JP H11307722A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- capacitor dielectric
- region
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 103
- 125000006850 spacer group Chemical group 0.000 claims abstract description 64
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 57
- 239000010703 silicon Substances 0.000 claims abstract description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 43
- 238000002955 isolation Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 238000010791 quenching Methods 0.000 claims 1
- 230000000171 quenching effect Effects 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 14
- 239000010408 film Substances 0.000 description 240
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 39
- 229920005591 polysilicon Polymers 0.000 description 39
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000002344 surface layer Substances 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- -1 silicide compound Chemical class 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フォトリソグラフィ工程の増加を抑制し、信
頼性の高いキャパシタを形成することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板の上に、第１のシリコン膜を
堆積する。第１のシリコン膜の上にキャパシタ誘電体膜
を形成する。キャパシタ誘電体膜の上に、第２のシリコ
ン膜を堆積する。第２のシリコン膜をパターニングし、
半導体基板の絶縁性表面の上方に第２のシリコン膜から
なる上部電極を残す。上部電極を覆うように、キャパシ
タ誘電体膜の上に第１の絶縁膜を堆積する。第１の絶縁
膜とキャパシタ誘電体膜との積層構造を異方性エッチン
グし、上部電極の側壁上に第１の絶縁膜からなるスペー
サ絶縁膜を残すとともに、上位部電極とスペーサ絶縁膜
との下に、キャパシタ誘電体膜の一部を残す。第１のシ
リコン膜をパターニングし、上部電極とスペーサ絶縁膜
とを内包する領域に、第１のシリコン膜からなる下部電
極を残す。
頼性の高いキャパシタを形成することができる半導体装
置の製造方法を提供する。 【解決手段】 半導体基板の上に、第１のシリコン膜を
堆積する。第１のシリコン膜の上にキャパシタ誘電体膜
を形成する。キャパシタ誘電体膜の上に、第２のシリコ
ン膜を堆積する。第２のシリコン膜をパターニングし、
半導体基板の絶縁性表面の上方に第２のシリコン膜から
なる上部電極を残す。上部電極を覆うように、キャパシ
タ誘電体膜の上に第１の絶縁膜を堆積する。第１の絶縁
膜とキャパシタ誘電体膜との積層構造を異方性エッチン
グし、上部電極の側壁上に第１の絶縁膜からなるスペー
サ絶縁膜を残すとともに、上位部電極とスペーサ絶縁膜
との下に、キャパシタ誘電体膜の一部を残す。第１のシ
リコン膜をパターニングし、上部電極とスペーサ絶縁膜
とを内包する領域に、第１のシリコン膜からなる下部電
極を残す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、特にＭＩＳＦＥＴとキャパ
シタを有する半導体装置の製造方法及び半導体装置に関
する。
方法及び半導体装置に関し、特にＭＩＳＦＥＴとキャパ
シタを有する半導体装置の製造方法及び半導体装置に関
する。
【０００２】
【従来の技術】図５及び図６を参照して、従来のキャパ
シタ及びＭＩＳＦＥＴを含む半導体装置の製造方法につ
いて説明する。
シタ及びＭＩＳＦＥＴを含む半導体装置の製造方法につ
いて説明する。
【０００３】図５（Ａ）に示すように、ｐ型シリコン基
板１００の表面層の一部の領域にｎ型ウェル１０２を形
成する。シリコン基板１００の表面上に、フィールド酸
化膜１０１を形成し、ｎ型ウェル１０２が形成された領
域及びシリコン基板１００のｐ型表面層の領域に活性領
域を画定する。活性領域の表面層を熱酸化し、ゲート酸
化膜を形成する。
板１００の表面層の一部の領域にｎ型ウェル１０２を形
成する。シリコン基板１００の表面上に、フィールド酸
化膜１０１を形成し、ｎ型ウェル１０２が形成された領
域及びシリコン基板１００のｐ型表面層の領域に活性領
域を画定する。活性領域の表面層を熱酸化し、ゲート酸
化膜を形成する。
【０００４】フィールド酸化膜１０１の上に、不純物を
添加され、ｎ型導電性を付与された第１のポリシリコン
膜１０３を堆積する。第１のポリシリコン膜１０３の上
に、ＳｉＯ2 からなるキャパシタ誘電体膜１０４を堆積
する。キャパシタ誘電体膜１０４の上に、不純物を添加
され、ｎ型導電性を付与された第２のポリシリコン膜１
０５を堆積する。
添加され、ｎ型導電性を付与された第１のポリシリコン
膜１０３を堆積する。第１のポリシリコン膜１０３の上
に、ＳｉＯ2 からなるキャパシタ誘電体膜１０４を堆積
する。キャパシタ誘電体膜１０４の上に、不純物を添加
され、ｎ型導電性を付与された第２のポリシリコン膜１
０５を堆積する。
【０００５】第２のポリシリコン膜１０５の表面のう
ち、フィールド酸化膜１０１の上方の一部の領域をレジ
ストパターン１１０で覆う。レジストパターン１１０を
マスクとして第２のポリシリコン膜１０５をエッチング
する。その後、レジストパターン１１０を除去する。
ち、フィールド酸化膜１０１の上方の一部の領域をレジ
ストパターン１１０で覆う。レジストパターン１１０を
マスクとして第２のポリシリコン膜１０５をエッチング
する。その後、レジストパターン１１０を除去する。
【０００６】図５（Ｂ）に示すように、第２のポリシリ
コン膜１０５からなる上部電極１０５ａが残る。
コン膜１０５からなる上部電極１０５ａが残る。
【０００７】図５（Ｃ）に示すように、キャパシタ誘電
体膜１０４及び上部電極１０５ａの表面上に、ＳｉＮ膜
１０６を堆積する。ＳｉＮ膜１０６の表面のうち、上部
電極１０５ａの上方の領域を内包する領域上にレジスト
パターン１１１を形成する。レジストパターン１１１を
マスクとしてＳｉＮ膜１０６及びキャパシタ誘電体膜１
０４をエッチングする。その後、レジストパターン１１
１を除去する。
体膜１０４及び上部電極１０５ａの表面上に、ＳｉＮ膜
１０６を堆積する。ＳｉＮ膜１０６の表面のうち、上部
電極１０５ａの上方の領域を内包する領域上にレジスト
パターン１１１を形成する。レジストパターン１１１を
マスクとしてＳｉＮ膜１０６及びキャパシタ誘電体膜１
０４をエッチングする。その後、レジストパターン１１
１を除去する。
【０００８】図６（Ａ）に示すように、上部電極１０５
ａを被覆するようにＳｉＮ膜１０６ａが残り、その下に
キャパシタ誘電体膜１０４ａが残る。第１のポリシリコ
ン膜１０３の表面のうち、活性領域上のゲート電極に対
応する領域をレジストパターン１０８で覆う。レジスト
パターン１０８及びＳｉＮ膜１０６ａをマスクとして第
１のポリシリコン膜１０３をエッチングする。
ａを被覆するようにＳｉＮ膜１０６ａが残り、その下に
キャパシタ誘電体膜１０４ａが残る。第１のポリシリコ
ン膜１０３の表面のうち、活性領域上のゲート電極に対
応する領域をレジストパターン１０８で覆う。レジスト
パターン１０８及びＳｉＮ膜１０６ａをマスクとして第
１のポリシリコン膜１０３をエッチングする。
【０００９】図６（Ｂ）に示すように、活性領域のゲー
ト絶縁膜上にゲート電極１０３ｂ及び１０３ｃが残る。
また、ＳｉＮ膜１０６ａの下に、第１のポリシリコン膜
１０３からなる下部電極１０３ａが残る。このようにし
て、下部電極１０３ａ、キャパシタ誘電体膜１０４ａ、
及び上部電極１０５ａからなるキャパシタ１０９が形成
される。
ト絶縁膜上にゲート電極１０３ｂ及び１０３ｃが残る。
また、ＳｉＮ膜１０６ａの下に、第１のポリシリコン膜
１０３からなる下部電極１０３ａが残る。このようにし
て、下部電極１０３ａ、キャパシタ誘電体膜１０４ａ、
及び上部電極１０５ａからなるキャパシタ１０９が形成
される。
【００１０】通常のＭＩＳＦＥＴ形成工程を経て、ｎ型
ウェル１０２が形成されている活性領域内にｐチャネル
ＭＩＳＦＥＴを形成し、ｐ型の活性領域内にｎチャネル
ＭＩＳＦＥＴを形成する。
ウェル１０２が形成されている活性領域内にｐチャネル
ＭＩＳＦＥＴを形成し、ｐ型の活性領域内にｎチャネル
ＭＩＳＦＥＴを形成する。
【００１１】
【発明が解決しようとする課題】図５及び図６に示す方
法では、キャパシタ１０９を形成するために、図５
（Ａ）に示す上部電極に対応するレジストパターン１１
０、及び図５（Ｃ）に示す下部電極に対応するレジスト
パターン１１１を用いた２回のフォトリソグラフィ工程
が必要となる。すなわち、ＭＩＳＦＥＴを形成する工程
の他に、２回のフォトリソグラフィ工程が加わる。
法では、キャパシタ１０９を形成するために、図５
（Ａ）に示す上部電極に対応するレジストパターン１１
０、及び図５（Ｃ）に示す下部電極に対応するレジスト
パターン１１１を用いた２回のフォトリソグラフィ工程
が必要となる。すなわち、ＭＩＳＦＥＴを形成する工程
の他に、２回のフォトリソグラフィ工程が加わる。
【００１２】また、図５（Ａ）に示すレジストパターン
１１０をマスクとしてキャパシタ誘電体膜１０４までを
エッチングし、その後、キャパシタの下部電極とゲート
電極とを１回のフォトリソグラフィ工程で形成する方法
も提案されている。この方法によると、１回のフォトリ
ソグラフィ工程の増加で、キャパシタを形成することが
できる。しかし、この方法では、キャパシタの上部電極
の側面と下部電極の上面とが、キャパシタ誘電体膜の側
面のみを介して隔離されることになる。このため、キャ
パシタの耐圧の低下や漏れ電流の増加が生じやすくな
る。
１１０をマスクとしてキャパシタ誘電体膜１０４までを
エッチングし、その後、キャパシタの下部電極とゲート
電極とを１回のフォトリソグラフィ工程で形成する方法
も提案されている。この方法によると、１回のフォトリ
ソグラフィ工程の増加で、キャパシタを形成することが
できる。しかし、この方法では、キャパシタの上部電極
の側面と下部電極の上面とが、キャパシタ誘電体膜の側
面のみを介して隔離されることになる。このため、キャ
パシタの耐圧の低下や漏れ電流の増加が生じやすくな
る。
【００１３】本発明の目的は、フォトリソグラフィ工程
の増加を抑制し、信頼性の高いキャパシタを形成するこ
とができる半導体装置の製造方法を提供することであ
る。
の増加を抑制し、信頼性の高いキャパシタを形成するこ
とができる半導体装置の製造方法を提供することであ
る。
【００１４】本発明の他の目的は、フォトリソグラフィ
工程の増加を抑制し、信頼性の高いキャパシタを形成す
ることが可能な半導体装置を提供することである。
工程の増加を抑制し、信頼性の高いキャパシタを形成す
ることが可能な半導体装置を提供することである。
【００１５】
【課題を解決するための手段】本発明の一観点による
と、表面の一部に絶縁性材料が表出した半導体基板の上
に、第１のシリコン膜を堆積する工程と、前記第１のシ
リコン膜の上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上に、第２のシリコン膜を堆
積する工程と、前記第２のシリコン膜をパターニング
し、前記半導体基板の絶縁性表面の上方に第２のシリコ
ン膜からなる上部電極を残す工程と、前記上部電極を覆
うように、前記キャパシタ誘電体膜の上に第１の絶縁膜
を堆積する工程と、前記第１の絶縁膜と前記キャパシタ
誘電体膜との積層構造を異方性エッチングし、前記上部
電極の側面上に前記第１の絶縁膜からなるスペーサ絶縁
膜を残すとともに、該上部電極とスペーサ絶縁膜との下
に、前記キャパシタ誘電体膜の一部を残す工程と、前記
第１のシリコン膜をパターニングし、前記上部電極とス
ペーサ絶縁膜とを内包する領域に、該第１のシリコン膜
からなる下部電極を残す工程とを有する半導体装置の製
造方法が提供される。
と、表面の一部に絶縁性材料が表出した半導体基板の上
に、第１のシリコン膜を堆積する工程と、前記第１のシ
リコン膜の上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上に、第２のシリコン膜を堆
積する工程と、前記第２のシリコン膜をパターニング
し、前記半導体基板の絶縁性表面の上方に第２のシリコ
ン膜からなる上部電極を残す工程と、前記上部電極を覆
うように、前記キャパシタ誘電体膜の上に第１の絶縁膜
を堆積する工程と、前記第１の絶縁膜と前記キャパシタ
誘電体膜との積層構造を異方性エッチングし、前記上部
電極の側面上に前記第１の絶縁膜からなるスペーサ絶縁
膜を残すとともに、該上部電極とスペーサ絶縁膜との下
に、前記キャパシタ誘電体膜の一部を残す工程と、前記
第１のシリコン膜をパターニングし、前記上部電極とス
ペーサ絶縁膜とを内包する領域に、該第１のシリコン膜
からなる下部電極を残す工程とを有する半導体装置の製
造方法が提供される。
【００１６】キャパシタ誘電体膜を異方性エッチングし
たとき、上部電極の上面と第１のシリコン膜の上面とが
第１のスペーサ絶縁膜の側面により隔離される。このた
め、上部電極と第１のシリコン膜との間のリーク電流を
抑制することができる。キャパシタ誘電体膜の下の第１
のシリコン膜は、キャパシタの下部電極になる。すなわ
ち、上部電極と下部電極との間のリーク電流の増加を防
止することができる。
たとき、上部電極の上面と第１のシリコン膜の上面とが
第１のスペーサ絶縁膜の側面により隔離される。このた
め、上部電極と第１のシリコン膜との間のリーク電流を
抑制することができる。キャパシタ誘電体膜の下の第１
のシリコン膜は、キャパシタの下部電極になる。すなわ
ち、上部電極と下部電極との間のリーク電流の増加を防
止することができる。
【００１７】第１のシリコン膜及び第２のシリコン膜の
代わりに、シリコン以外の導電膜を使用してもよい。
代わりに、シリコン以外の導電膜を使用してもよい。
【００１８】本発明の他の観点によると、絶縁性表面を
有する半導体基板と、前記半導体基板の絶縁性表面の一
部の領域上に配置された下部電極と、前記下部電極の上
面のうち一部の領域上に配置され、常誘電体または高誘
電体材料で形成されたキャパシタ誘電体膜と、前記キャ
パシタ誘電体膜の上面のうち一部の領域上に配置された
上部電極と、前記キャパシタ誘電体膜の上面のうち前記
上部電極に覆われていない領域及び前記上部電極の側面
を覆い、前記キャパシタ誘電体膜と同一材料により形成
されたスペーサ絶縁膜とを有する半導体装置が提供され
る。
有する半導体基板と、前記半導体基板の絶縁性表面の一
部の領域上に配置された下部電極と、前記下部電極の上
面のうち一部の領域上に配置され、常誘電体または高誘
電体材料で形成されたキャパシタ誘電体膜と、前記キャ
パシタ誘電体膜の上面のうち一部の領域上に配置された
上部電極と、前記キャパシタ誘電体膜の上面のうち前記
上部電極に覆われていない領域及び前記上部電極の側面
を覆い、前記キャパシタ誘電体膜と同一材料により形成
されたスペーサ絶縁膜とを有する半導体装置が提供され
る。
【００１９】スペーサ絶縁膜の側面により、上部電極の
上面と下部電極の上面とが隔離される。このため、上部
電極と下部電極との間のリーク電流を抑制することがで
きる。
上面と下部電極の上面とが隔離される。このため、上部
電極と下部電極との間のリーク電流を抑制することがで
きる。
【００２０】本発明の他の観点によると、半導体基板の
表面に素子分離構造体を形成し、ＭＩＳＦＥＴ形成用の
活性領域を画定する工程と、前記活性領域の表面上に、
ゲート絶縁膜を形成する工程と、前記素子分離構造体及
びゲート絶縁膜の上に、第１のシリコン膜を堆積する工
程と、前記第１のシリコン膜の上にキャパシタ誘電体膜
を形成する工程と、前記キャパシタ誘電体膜の上に、第
２のシリコン膜を堆積する工程と、前記第２のシリコン
膜をパターニングし、前記素子分離構造体の一部の領域
の上方に該第２のシリコン膜からなる上部電極を残す工
程と、前記上部電極及びキャパシタ誘電体膜を覆うよう
に、第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
を異方性エッチングし、前記上部電極の側面上に第１の
スペーサ絶縁膜を残す工程と、前記上部電極及び第１の
スペーサ絶縁膜に覆われていない領域の前記キャパシタ
誘電体膜を除去し、前記第１のシリコン膜を露出させる
工程と、前記第１のシリコン膜の表面のうち前記上部電
極と第１のスペーサ絶縁膜とが配置された領域を内包す
る領域、及び前記活性領域上に形成されるＭＩＳＦＥＴ
のゲート電極に対応する領域とを第１のマスクパターン
で覆う工程と、前記第１のマスクパターンをマスクとし
て前記第１のシリコン膜をエッチングし、前記上部電極
の下に前記第１のシリコン膜からなる下部電極を残し、
前記活性領域の上に第１のシリコン膜からなるゲート電
極を残す工程とを有する半導体装置の製造方法が提供さ
れる。
表面に素子分離構造体を形成し、ＭＩＳＦＥＴ形成用の
活性領域を画定する工程と、前記活性領域の表面上に、
ゲート絶縁膜を形成する工程と、前記素子分離構造体及
びゲート絶縁膜の上に、第１のシリコン膜を堆積する工
程と、前記第１のシリコン膜の上にキャパシタ誘電体膜
を形成する工程と、前記キャパシタ誘電体膜の上に、第
２のシリコン膜を堆積する工程と、前記第２のシリコン
膜をパターニングし、前記素子分離構造体の一部の領域
の上方に該第２のシリコン膜からなる上部電極を残す工
程と、前記上部電極及びキャパシタ誘電体膜を覆うよう
に、第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
を異方性エッチングし、前記上部電極の側面上に第１の
スペーサ絶縁膜を残す工程と、前記上部電極及び第１の
スペーサ絶縁膜に覆われていない領域の前記キャパシタ
誘電体膜を除去し、前記第１のシリコン膜を露出させる
工程と、前記第１のシリコン膜の表面のうち前記上部電
極と第１のスペーサ絶縁膜とが配置された領域を内包す
る領域、及び前記活性領域上に形成されるＭＩＳＦＥＴ
のゲート電極に対応する領域とを第１のマスクパターン
で覆う工程と、前記第１のマスクパターンをマスクとし
て前記第１のシリコン膜をエッチングし、前記上部電極
の下に前記第１のシリコン膜からなる下部電極を残し、
前記活性領域の上に第１のシリコン膜からなるゲート電
極を残す工程とを有する半導体装置の製造方法が提供さ
れる。
【００２１】第１のマスクパターンで下部電極とゲート
電極の両方が形成される。このため、フォトリソグラフ
ィ工程の回数を低減することができる。
電極の両方が形成される。このため、フォトリソグラフ
ィ工程の回数を低減することができる。
【００２２】第１及び第２のシリコン膜の各々を、シリ
コン以外の導電膜で形成してもよい。
コン以外の導電膜で形成してもよい。
【００２３】本発明の他の観点によると、半導体基板
と、前記半導体基板の表面上に形成され、活性領域を画
定する素子分離構造体と、前記活性領域内に形成され、
ソース領域、ドレイン領域、該ソース領域とドレイン領
域との間の領域上にゲート絶縁膜を介して形成されたゲ
ート電極とを含むＭＩＳＦＥＴと、前記素子分離構造体
の上に配置され、前記ゲート電極と同一層で形成され、
該ゲート電極とほぼ同一の厚さを有する下部電極と、前
記下部電極の上面の一部の領域上に配置されたキャパシ
タ誘電体膜と、前記キャパシタ誘電体膜の一部の領域上
に配置された上部電極と、前記上部電極の側面上に配置
され、絶縁材料により形成された第１のスペーサ絶縁膜
であって、該第１のスペーサ絶縁膜の側面が前記キャパ
シタ誘電体膜の側面に滑らかに連続する前記第１のスペ
ーサ絶縁膜とを有する半導体装置が提供される。
と、前記半導体基板の表面上に形成され、活性領域を画
定する素子分離構造体と、前記活性領域内に形成され、
ソース領域、ドレイン領域、該ソース領域とドレイン領
域との間の領域上にゲート絶縁膜を介して形成されたゲ
ート電極とを含むＭＩＳＦＥＴと、前記素子分離構造体
の上に配置され、前記ゲート電極と同一層で形成され、
該ゲート電極とほぼ同一の厚さを有する下部電極と、前
記下部電極の上面の一部の領域上に配置されたキャパシ
タ誘電体膜と、前記キャパシタ誘電体膜の一部の領域上
に配置された上部電極と、前記上部電極の側面上に配置
され、絶縁材料により形成された第１のスペーサ絶縁膜
であって、該第１のスペーサ絶縁膜の側面が前記キャパ
シタ誘電体膜の側面に滑らかに連続する前記第１のスペ
ーサ絶縁膜とを有する半導体装置が提供される。
【００２４】第１のスペーサ絶縁膜を残すための異方性
エッチングによりキャパシタ誘電体膜をもパターニング
すると、第１のスペーサ絶縁膜の側面がキャパシタ誘電
体膜の側面に滑らかに連続する。第１のスペーサ絶縁膜
により、上部電極の上面と下部電極の上面とが隔離され
るため、両電極間のリーク電流を抑制することができ
る。また、下部電極とゲート電極とを、同一工程で堆積
した薄膜をパターニングすることにより形成すると、両
者が同一材料で形成され、かつほぼ同一の厚さを有する
ことになる。両者を同一のフォトリソグラフィ工程で形
成すると、フォトリソグラフィ工程の回数を低減するこ
とができる。
エッチングによりキャパシタ誘電体膜をもパターニング
すると、第１のスペーサ絶縁膜の側面がキャパシタ誘電
体膜の側面に滑らかに連続する。第１のスペーサ絶縁膜
により、上部電極の上面と下部電極の上面とが隔離され
るため、両電極間のリーク電流を抑制することができ
る。また、下部電極とゲート電極とを、同一工程で堆積
した薄膜をパターニングすることにより形成すると、両
者が同一材料で形成され、かつほぼ同一の厚さを有する
ことになる。両者を同一のフォトリソグラフィ工程で形
成すると、フォトリソグラフィ工程の回数を低減するこ
とができる。
【００２５】
【発明の実施の形態】図１及び図２を参照して、本発明
の第１の実施例について説明する。
の第１の実施例について説明する。
【００２６】図１（Ａ）に示すように、不純物として硼
素（Ｂ）が２×１０15ｃｍ-3添加されｐ型導電性を付与
されたシリコン基板１の表面層の一部の領域に、ｎ型ウ
ェル３を形成する。ｎ型ウェル３の形成は、例えばリン
（Ｐ）を、加速エネルギ２００ｋｅＶ、ドーズ量１．５
×１０13ｃｍ-2の条件でイオン注入することにより行
う。
素（Ｂ）が２×１０15ｃｍ-3添加されｐ型導電性を付与
されたシリコン基板１の表面層の一部の領域に、ｎ型ウ
ェル３を形成する。ｎ型ウェル３の形成は、例えばリン
（Ｐ）を、加速エネルギ２００ｋｅＶ、ドーズ量１．５
×１０13ｃｍ-2の条件でイオン注入することにより行
う。
【００２７】シリコン基板１の表面上にトレンチ型の素
子分離構造体２を形成する。素子分離構造体２は、例え
ば素子分離領域に溝を形成し、溝内を含む基板全面上に
ＳｉＯ2 膜を堆積し、このＳｉＯ2 膜を化学機械研磨
（ＣＭＰ）して溝内にのみＳｉＯ2 膜を残すことにより
形成される。素子分離構造体２により、ｎ型ウェル３内
に活性領域４Ｐが画定され、シリコン基板１のｐ型表面
層の領域に活性領域４Ｎが画定される。
子分離構造体２を形成する。素子分離構造体２は、例え
ば素子分離領域に溝を形成し、溝内を含む基板全面上に
ＳｉＯ2 膜を堆積し、このＳｉＯ2 膜を化学機械研磨
（ＣＭＰ）して溝内にのみＳｉＯ2 膜を残すことにより
形成される。素子分離構造体２により、ｎ型ウェル３内
に活性領域４Ｐが画定され、シリコン基板１のｐ型表面
層の領域に活性領域４Ｎが画定される。
【００２８】活性領域４Ｐ及び４Ｎの表面層を熱酸化す
ることにより、それぞれの活性領域上に厚さ約５ｎｍの
ゲート絶縁膜５Ｐ及び５Ｎを形成する。
ることにより、それぞれの活性領域上に厚さ約５ｎｍの
ゲート絶縁膜５Ｐ及び５Ｎを形成する。
【００２９】素子分離構造体２及びゲート絶縁膜５Ｐ、
５Ｎの上に、厚さ２００ｎｍの第１のポリシリコン膜６
を堆積する。第１のポリシリコン膜６の堆積は、例えば
ＳｉＨ4 を用いた化学気相堆積（ＣＶＤ）により行う。
気相拡散により第１のポリシリコン膜６にリン（Ｐ）を
拡散させ、低抵抗化させる。例えば、第１のポリシリコ
ン膜６のシート抵抗を１００Ω／□とする。
５Ｎの上に、厚さ２００ｎｍの第１のポリシリコン膜６
を堆積する。第１のポリシリコン膜６の堆積は、例えば
ＳｉＨ4 を用いた化学気相堆積（ＣＶＤ）により行う。
気相拡散により第１のポリシリコン膜６にリン（Ｐ）を
拡散させ、低抵抗化させる。例えば、第１のポリシリコ
ン膜６のシート抵抗を１００Ω／□とする。
【００３０】なお、気相拡散の代わりに固相拡散、イオ
ン注入等を用いてもよいし、ＣＶＤによる成長中にＰを
添加してもよい。また、第１のポリシリコン膜６の代わ
りにアモルファスシリコン膜を用いてもよいし、シリコ
ン膜と金属シリサイド膜との積層構造、またはシリコン
膜と高融点金属膜との積層構造を用いてもよい。
ン注入等を用いてもよいし、ＣＶＤによる成長中にＰを
添加してもよい。また、第１のポリシリコン膜６の代わ
りにアモルファスシリコン膜を用いてもよいし、シリコ
ン膜と金属シリサイド膜との積層構造、またはシリコン
膜と高融点金属膜との積層構造を用いてもよい。
【００３１】第１のポリシリコン膜６の上に、ＳｉＮか
らなる厚さ３０ｎｍのキャパシタ誘電体膜７を堆積す
る。キャパシタ誘電体膜７の堆積は、例えばＳｉＨ4 と
ＮＨ3を用いたＣＶＤにより行う。なお、キャパシタ誘
電体膜７としてＳｉＮの代わりに、ＳｉＯ2 、ＳｉＯＮ
を用いてもよいし、他の常誘電体材料または高誘電体材
料を用いてもよい。
らなる厚さ３０ｎｍのキャパシタ誘電体膜７を堆積す
る。キャパシタ誘電体膜７の堆積は、例えばＳｉＨ4 と
ＮＨ3を用いたＣＶＤにより行う。なお、キャパシタ誘
電体膜７としてＳｉＮの代わりに、ＳｉＯ2 、ＳｉＯＮ
を用いてもよいし、他の常誘電体材料または高誘電体材
料を用いてもよい。
【００３２】キャパシタ誘電体膜７の上に、厚さ２００
ｎｍの第２のポリシリコン膜８を形成する。第２のポリ
シリコン膜８の形成は、第１のポリシリコン膜６の形成
と同様の方法で行うことができる。第１のポリシリコン
膜６の場合と同様に、第２のポリシリコン膜８の代わり
にアモルファスシリコン膜を用いてもよいし、シリコン
膜と金属シリサイド膜との積層構造、またはシリコン膜
と高融点金属膜との積層構造を用いてもよい。
ｎｍの第２のポリシリコン膜８を形成する。第２のポリ
シリコン膜８の形成は、第１のポリシリコン膜６の形成
と同様の方法で行うことができる。第１のポリシリコン
膜６の場合と同様に、第２のポリシリコン膜８の代わり
にアモルファスシリコン膜を用いてもよいし、シリコン
膜と金属シリサイド膜との積層構造、またはシリコン膜
と高融点金属膜との積層構造を用いてもよい。
【００３３】第２のポリシリコン膜８の表面のうち、素
子分離構造体２の上方の一部の領域をレジストパターン
９で覆う。レジストパターン９をマスクとして第２のポ
リシリコン膜８をエッチングする。第２のポリシリコン
膜８のエッチングは、例えば塩素（Ｃｌ2 ）と酸素（Ｏ
2 ）との混合ガスによるドライエッチングにより行う。
第２のポリシリコン膜８のエッチング後、レジストパタ
ーン９を除去する。
子分離構造体２の上方の一部の領域をレジストパターン
９で覆う。レジストパターン９をマスクとして第２のポ
リシリコン膜８をエッチングする。第２のポリシリコン
膜８のエッチングは、例えば塩素（Ｃｌ2 ）と酸素（Ｏ
2 ）との混合ガスによるドライエッチングにより行う。
第２のポリシリコン膜８のエッチング後、レジストパタ
ーン９を除去する。
【００３４】図１（Ｂ）に示すように、素子分離構造体
２の一部の領域上に第２のポリシリコン膜８からなる上
部電極８ａが残る。上部電極８ａ及びキャパシタ誘電体
膜７を覆うように、厚さ２５０ｎｍの第１の絶縁膜１０
を堆積する。第１の絶縁膜１０は、キャパシタ誘電体膜
７と同一材料により形成される。
２の一部の領域上に第２のポリシリコン膜８からなる上
部電極８ａが残る。上部電極８ａ及びキャパシタ誘電体
膜７を覆うように、厚さ２５０ｎｍの第１の絶縁膜１０
を堆積する。第１の絶縁膜１０は、キャパシタ誘電体膜
７と同一材料により形成される。
【００３５】第１の絶縁膜１０とその下のキャパシタ誘
電体膜７を、反応性イオンエッチング（ＲＩＥ）等によ
り異方性エッチングする。このエッチングは、例えばエ
ッチングガスとしてＣＦ4 とＡｒとの混合ガスを用いて
行う。第１の絶縁膜１０とキャパシタ誘電体膜７とが同
一の材料で形成されているため、この２層を連続してエ
ッチングすることができる。
電体膜７を、反応性イオンエッチング（ＲＩＥ）等によ
り異方性エッチングする。このエッチングは、例えばエ
ッチングガスとしてＣＦ4 とＡｒとの混合ガスを用いて
行う。第１の絶縁膜１０とキャパシタ誘電体膜７とが同
一の材料で形成されているため、この２層を連続してエ
ッチングすることができる。
【００３６】図１（Ｃ）に示すように、上部電極８ａの
側面上に第１の絶縁膜１０からなる第１のスペーサ絶縁
膜１０ａが残る。上部電極８ａと第１のスペーサ絶縁膜
１０ａの下に、キャパシタ誘電体膜７ａが残る。第１の
絶縁膜１０とキャパシタ誘電体膜７とが区別されること
なくエッチングされるため、第１のスペーサ絶縁膜１０
ａの側面がキャパシタ誘電体膜７ａの側面に滑らかに連
続する。
側面上に第１の絶縁膜１０からなる第１のスペーサ絶縁
膜１０ａが残る。上部電極８ａと第１のスペーサ絶縁膜
１０ａの下に、キャパシタ誘電体膜７ａが残る。第１の
絶縁膜１０とキャパシタ誘電体膜７とが区別されること
なくエッチングされるため、第１のスペーサ絶縁膜１０
ａの側面がキャパシタ誘電体膜７ａの側面に滑らかに連
続する。
【００３７】図２（Ａ）に示すように、上部電極８ａ、
第１のスペーサ絶縁膜１０ａ、及びその周囲の第１のポ
リシリコン膜６の表面を覆うレジストパターン１２ａを
形成する。同時に、第１のポリシリコン膜６の表面のう
ち、活性領域４Ｐと４Ｎ上のゲート電極形成領域を覆う
レジストパターン１２ｂ及び１２ｃを形成する。
第１のスペーサ絶縁膜１０ａ、及びその周囲の第１のポ
リシリコン膜６の表面を覆うレジストパターン１２ａを
形成する。同時に、第１のポリシリコン膜６の表面のう
ち、活性領域４Ｐと４Ｎ上のゲート電極形成領域を覆う
レジストパターン１２ｂ及び１２ｃを形成する。
【００３８】レジストパターン１２ａ〜１２ｃをマスク
として第１のポリシリコン膜６をエッチングする。この
エッチングは、図１（Ａ）の工程で説明した第２のポリ
シリコン膜８のエッチングと同様の方法で行う。第１の
ポリシリコン膜６のエッチング後、レジストパターン１
２ａ〜１２ｃを除去する。
として第１のポリシリコン膜６をエッチングする。この
エッチングは、図１（Ａ）の工程で説明した第２のポリ
シリコン膜８のエッチングと同様の方法で行う。第１の
ポリシリコン膜６のエッチング後、レジストパターン１
２ａ〜１２ｃを除去する。
【００３９】図２（Ｂ）に示すように、キャパシタ絶縁
膜７ａの下に第１のポリシリコン膜６からなる下部電極
６ａが残る。さらに、活性領域４Ｐ及び４Ｎの上に、そ
れぞれゲート電極６ｂ及び６ｃが残る。このようにし
て、素子分離構造体２の上に、下部電極６ａ、キャパシ
タ誘電体膜７ａ、及び上部電極８ａからなるキャパシタ
１５が形成される。
膜７ａの下に第１のポリシリコン膜６からなる下部電極
６ａが残る。さらに、活性領域４Ｐ及び４Ｎの上に、そ
れぞれゲート電極６ｂ及び６ｃが残る。このようにし
て、素子分離構造体２の上に、下部電極６ａ、キャパシ
タ誘電体膜７ａ、及び上部電極８ａからなるキャパシタ
１５が形成される。
【００４０】その後、通常のＭＩＳＦＥＴ形成工程を経
て、活性領域４Ｐ内に、ソース／ドレイン領域１６Ｐ、
及びゲート電極６ｂを含むｐチャネルＭＩＳＦＥＴを形
成し、活性領域４Ｎ内にソース／ドレイン領域１６Ｎ、
及びゲート電極６ｃを含むｎチャネルＭＩＳＦＥＴを形
成する。
て、活性領域４Ｐ内に、ソース／ドレイン領域１６Ｐ、
及びゲート電極６ｂを含むｐチャネルＭＩＳＦＥＴを形
成し、活性領域４Ｎ内にソース／ドレイン領域１６Ｎ、
及びゲート電極６ｃを含むｎチャネルＭＩＳＦＥＴを形
成する。
【００４１】上記実施例では、図２（Ａ）の工程におい
て、キャパシタの下部電極とＭＩＳＦＥＴのゲート電極
とを１回のパターニングで形成している。このため、キ
ャパシタを形成するために必要となるフォトリソグラフ
ィ工程の増加分は、図１（Ａ）に示す上部電極形成のた
めの１回のみである。しかも、図１（Ｃ）に示すよう
に、キャパシタ誘電体膜７ａを形成した状態の時に、上
部電極８ａの露出した表面と下部電極となる第１のポリ
シリコン膜６の上面とは、第１のスペーサ絶縁膜１０ａ
の表面及びキャパシタ誘電体膜７ａの側面を介して隔離
される。このため、上部電極７ａと下部電極との間のリ
ーク電流に起因する歩留りの低下及び信頼性の低下を防
止することができる。
て、キャパシタの下部電極とＭＩＳＦＥＴのゲート電極
とを１回のパターニングで形成している。このため、キ
ャパシタを形成するために必要となるフォトリソグラフ
ィ工程の増加分は、図１（Ａ）に示す上部電極形成のた
めの１回のみである。しかも、図１（Ｃ）に示すよう
に、キャパシタ誘電体膜７ａを形成した状態の時に、上
部電極８ａの露出した表面と下部電極となる第１のポリ
シリコン膜６の上面とは、第１のスペーサ絶縁膜１０ａ
の表面及びキャパシタ誘電体膜７ａの側面を介して隔離
される。このため、上部電極７ａと下部電極との間のリ
ーク電流に起因する歩留りの低下及び信頼性の低下を防
止することができる。
【００４２】なお、図１（Ｃ）に示す第１のスペーサ絶
縁膜１０ａは、図２（Ｂ）に示すゲート電極６ｂ、６ｃ
の側面上のスペーサ絶縁膜とは別工程で形成される。こ
のため、ＭＩＳＦＥＴの特性等に制約されることなく、
第１のスペーサ絶縁膜１０ａの形状を決めることができ
る。
縁膜１０ａは、図２（Ｂ）に示すゲート電極６ｂ、６ｃ
の側面上のスペーサ絶縁膜とは別工程で形成される。こ
のため、ＭＩＳＦＥＴの特性等に制約されることなく、
第１のスペーサ絶縁膜１０ａの形状を決めることができ
る。
【００４３】次に、図３及び図４を参照して、第２の実
施例について説明する。第１の実施例の図１（Ｂ）に示
す工程までと同様の方法で、第１の絶縁膜１０までの積
層構造を形成する。
施例について説明する。第１の実施例の図１（Ｂ）に示
す工程までと同様の方法で、第１の絶縁膜１０までの積
層構造を形成する。
【００４４】図３（Ａ）は、第１の実施例の図１（Ｂ）
と同様の状態を示す。なお、第１の実施例では、キャパ
シタ誘電体膜７と第１の絶縁膜１０の一例としてＳｉＮ
を用いたが、第２の実施例ではＳｉＯ2 を用いる。キャ
パシタ誘電体膜７及び第１の絶縁膜１０は、例えばＳｉ
Ｈ4 とＯ2 を用いたＣＶＤにより堆積する。
と同様の状態を示す。なお、第１の実施例では、キャパ
シタ誘電体膜７と第１の絶縁膜１０の一例としてＳｉＮ
を用いたが、第２の実施例ではＳｉＯ2 を用いる。キャ
パシタ誘電体膜７及び第１の絶縁膜１０は、例えばＳｉ
Ｈ4 とＯ2 を用いたＣＶＤにより堆積する。
【００４５】図３（Ｂ）に示すように、第１の絶縁膜１
０とキャパシタ誘電体膜７との積層を異方性エッチング
する。このエッチングは、通常の側壁上のスペーサ絶縁
膜形成のための反応性イオンエッチングによる異方性エ
ッチングより入力電力を落とし、段差部を保護する生成
物を生じやすい条件で行う。例えば、エッチングガスと
してＣＦ4 、ＣＨＦ3 、及びＡｒを用い、ガス流量をそ
れぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、及び１０００ｓｃ
ｃｍとし、圧力１５００ｍＴｏｒｒ、入力電力４００Ｗ
程度のエッチング条件となる。この場合、ＣＨＦ3 中の
水素原子が段差部保護のための生成物の発生に寄与する
と考えられる。このような条件で異方性エッチングを行
うと、第１のスペーサ絶縁膜１０ａの側面及びキャパシ
タ誘電体膜７ａの側面の傾斜が緩やかになる。
０とキャパシタ誘電体膜７との積層を異方性エッチング
する。このエッチングは、通常の側壁上のスペーサ絶縁
膜形成のための反応性イオンエッチングによる異方性エ
ッチングより入力電力を落とし、段差部を保護する生成
物を生じやすい条件で行う。例えば、エッチングガスと
してＣＦ4 、ＣＨＦ3 、及びＡｒを用い、ガス流量をそ
れぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、及び１０００ｓｃ
ｃｍとし、圧力１５００ｍＴｏｒｒ、入力電力４００Ｗ
程度のエッチング条件となる。この場合、ＣＨＦ3 中の
水素原子が段差部保護のための生成物の発生に寄与する
と考えられる。このような条件で異方性エッチングを行
うと、第１のスペーサ絶縁膜１０ａの側面及びキャパシ
タ誘電体膜７ａの側面の傾斜が緩やかになる。
【００４６】図３（Ｃ）に示すように、基板の最表面を
覆うように、窒化シリコンからなる厚さ約３０ｎｍの反
射防止膜２０を堆積する。反射防止膜２０はＳｉリッチ
の膜であり、ＫｒＦ光源を用いて露光を行う際の反射防
止膜として働く。なお、反射防止膜２０としてＳｉリッ
チの酸窒化シリコンを用いてもよい。
覆うように、窒化シリコンからなる厚さ約３０ｎｍの反
射防止膜２０を堆積する。反射防止膜２０はＳｉリッチ
の膜であり、ＫｒＦ光源を用いて露光を行う際の反射防
止膜として働く。なお、反射防止膜２０としてＳｉリッ
チの酸窒化シリコンを用いてもよい。
【００４７】反射防止膜２０の表面のうち、上部電極８
ａ、第１のスペーサ絶縁膜１０ａ、及びキャパシタ誘電
体膜７ａからなるメサ構造に対応する領域を内包する領
域を覆うレジストパターン２１ａを形成する。同時に、
反射防止膜２０の表面のうち、活性領域４Ｐと４Ｎ上の
ゲート電極形成領域を覆うレジストパターン２１ｂ及び
２１ｃを形成する。反射防止膜２０を形成しているた
め、ＫｒＦ光源を用いて微細なレジストパターンを再現
性良く形成することができる。
ａ、第１のスペーサ絶縁膜１０ａ、及びキャパシタ誘電
体膜７ａからなるメサ構造に対応する領域を内包する領
域を覆うレジストパターン２１ａを形成する。同時に、
反射防止膜２０の表面のうち、活性領域４Ｐと４Ｎ上の
ゲート電極形成領域を覆うレジストパターン２１ｂ及び
２１ｃを形成する。反射防止膜２０を形成しているた
め、ＫｒＦ光源を用いて微細なレジストパターンを再現
性良く形成することができる。
【００４８】レジストパターン２１ａ〜２１ｃをマスク
として、反射防止膜２０と第１のポリシリコン膜６をエ
ッチングする。反射防止膜２０のエッチングは、例え
ば、熱燐酸を用いたウェットエッチングにより行う。第
１のポリシリコン膜６のエッチングは、図１（Ａ）の工
程で説明した第２のポリシリコン膜８のエッチングと同
様の方法で行う。第１のポリシリコン膜６のエッチング
後、レジストパターン２１ａ〜２１ｃを除去する。
として、反射防止膜２０と第１のポリシリコン膜６をエ
ッチングする。反射防止膜２０のエッチングは、例え
ば、熱燐酸を用いたウェットエッチングにより行う。第
１のポリシリコン膜６のエッチングは、図１（Ａ）の工
程で説明した第２のポリシリコン膜８のエッチングと同
様の方法で行う。第１のポリシリコン膜６のエッチング
後、レジストパターン２１ａ〜２１ｃを除去する。
【００４９】図３（Ｄ）に示すように、キャパシタ絶縁
膜７ａの下に第１のポリシリコン膜６からなる下部電極
６ａが残る。さらに、活性領域４Ｐ及び４Ｎの上に、そ
れぞれゲート電極６ｂ及び６ｃが残る。このようにし
て、素子分離構造体２の上に、下部電極６ａ、キャパシ
タ誘電体膜７ａ、及び上部電極８ａからなるキャパシタ
１５が形成される。
膜７ａの下に第１のポリシリコン膜６からなる下部電極
６ａが残る。さらに、活性領域４Ｐ及び４Ｎの上に、そ
れぞれゲート電極６ｂ及び６ｃが残る。このようにし
て、素子分離構造体２の上に、下部電極６ａ、キャパシ
タ誘電体膜７ａ、及び上部電極８ａからなるキャパシタ
１５が形成される。
【００５０】キャパシタ１５、ゲート電極６ｂ及び６ｃ
の上面には、それぞれ反射防止膜２０ａ、２０ｂ、及び
２０ｃが残っている。この状態で、半導体基板１の表面
層のうちゲート電極６ｂ及び６ｃの各々の両側の領域
に、ＬＤＤ構造用のイオン注入を行う。ゲート電極６ｂ
の両側の領域には、ＢＦ2 イオンを、加速エネルギ２０
ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入
し、ゲート電極６ｃの両側の領域には、Ｐイオンを、加
速エネルギ２０ｋｅＶ、ドーズ量５×１０13ｃｍ -2の条
件でイオン注入する。
の上面には、それぞれ反射防止膜２０ａ、２０ｂ、及び
２０ｃが残っている。この状態で、半導体基板１の表面
層のうちゲート電極６ｂ及び６ｃの各々の両側の領域
に、ＬＤＤ構造用のイオン注入を行う。ゲート電極６ｂ
の両側の領域には、ＢＦ2 イオンを、加速エネルギ２０
ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入
し、ゲート電極６ｃの両側の領域には、Ｐイオンを、加
速エネルギ２０ｋｅＶ、ドーズ量５×１０13ｃｍ -2の条
件でイオン注入する。
【００５１】図４（Ａ）に示すように、活性領域４Ｐの
表面層の一部に、ｐ型の低濃度拡散領域２５Ｐが形成さ
れ、活性領域４Ｎの表面層の一部に、ｎ型の低濃度拡散
領域２５Ｎが形成される。
表面層の一部に、ｐ型の低濃度拡散領域２５Ｐが形成さ
れ、活性領域４Ｎの表面層の一部に、ｎ型の低濃度拡散
領域２５Ｎが形成される。
【００５２】半導体基板１の最表面上に、第２の絶縁膜
を堆積し、この第２の絶縁膜を異方性エッチングし、ゲ
ート電極６ｂ及び６ｃの側面上にそれぞれ第２のスペー
サ絶縁膜２３ｂ及び２３ｃを残す。このとき、下部電極
６ａの側面上にもスペーサ絶縁膜２３ａが残る。第１の
スペーサ絶縁膜７ａの側面が急斜面になっていると、そ
の斜面上にも第２の絶縁膜の一部が残り易くなる。
を堆積し、この第２の絶縁膜を異方性エッチングし、ゲ
ート電極６ｂ及び６ｃの側面上にそれぞれ第２のスペー
サ絶縁膜２３ｂ及び２３ｃを残す。このとき、下部電極
６ａの側面上にもスペーサ絶縁膜２３ａが残る。第１の
スペーサ絶縁膜７ａの側面が急斜面になっていると、そ
の斜面上にも第２の絶縁膜の一部が残り易くなる。
【００５３】本実施例においては、第１のスペーサ絶縁
膜７ａの側面を緩斜面としているため、約１０〜２０％
程度のオーバエッチングを行うことにより、その斜面上
に第２の絶縁膜が残ることを回避できる。この斜面上に
第２の絶縁膜が残らないようにするためには、半導体基
板１の表面を基準とした第１のスペーサ絶縁膜７ａの側
面の最大傾斜角を４５°未満とすることが好ましい。
膜７ａの側面を緩斜面としているため、約１０〜２０％
程度のオーバエッチングを行うことにより、その斜面上
に第２の絶縁膜が残ることを回避できる。この斜面上に
第２の絶縁膜が残らないようにするためには、半導体基
板１の表面を基準とした第１のスペーサ絶縁膜７ａの側
面の最大傾斜角を４５°未満とすることが好ましい。
【００５４】半導体基板１の表面層のうち、ゲート電極
６ｂと第２のスペーサ絶縁膜２３ｂからなるメサ構造、
及びゲート電極６ｃと第２のスペーサ絶縁膜２３ｃから
なるメサ構造の各々の両側の領域に、ソース／ドレイン
領域形成用のイオン注入を行う。ゲート電極６ｂを含む
メサ構造の両側の領域には、ＢＦ2 イオンを、加速エネ
ルギ２０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件でイ
オン注入し、ゲート電極６ｃを含むメサ構造の両側の領
域には、砒素を、加速エネルギ３０ｋｅＶ、ドーズ量１
×１０15ｃｍ-2の条件でイオン注入する。
６ｂと第２のスペーサ絶縁膜２３ｂからなるメサ構造、
及びゲート電極６ｃと第２のスペーサ絶縁膜２３ｃから
なるメサ構造の各々の両側の領域に、ソース／ドレイン
領域形成用のイオン注入を行う。ゲート電極６ｂを含む
メサ構造の両側の領域には、ＢＦ2 イオンを、加速エネ
ルギ２０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件でイ
オン注入し、ゲート電極６ｃを含むメサ構造の両側の領
域には、砒素を、加速エネルギ３０ｋｅＶ、ドーズ量１
×１０15ｃｍ-2の条件でイオン注入する。
【００５５】図４（Ｂ）に示すように、ゲート電極６ｂ
の両側の基板表面層にＬＤＤ構造を有するｐ型ソース／
ドレイン領域２６Ｐが形成され、ゲート電極６ｃの両側
の基板表面層にＬＤＤ構造を有するｎ型ソース／ドレイ
ン領域２６Ｎが形成される。
の両側の基板表面層にＬＤＤ構造を有するｐ型ソース／
ドレイン領域２６Ｐが形成され、ゲート電極６ｃの両側
の基板表面層にＬＤＤ構造を有するｎ型ソース／ドレイ
ン領域２６Ｎが形成される。
【００５６】キャパシタ１５の上、及びゲート電極６
ｂ、６ｃの上に残っている反射防止膜２０ａ〜２０ｃを
除去する。反射防止膜２０ａ〜２０ｃの除去は、例えば
熱燐酸系のエッチャントを用いて行う。エキシマ光源等
に対して反射防止膜として最適化した窒化シリコン膜
は、通常の熱ＣＶＤによる窒化シリコン膜に比べて、絶
縁性が極めて弱くなっている。このため、第１のスペー
サ絶縁膜１０ａの斜面上に反射防止膜２０ａが残留する
と、残留した反射防止膜２０ａのために上部電極８ａと
下部電極６ａとの間の絶縁耐圧が低下したり、両者間に
リーク電流が流れてしまう場合がある。
ｂ、６ｃの上に残っている反射防止膜２０ａ〜２０ｃを
除去する。反射防止膜２０ａ〜２０ｃの除去は、例えば
熱燐酸系のエッチャントを用いて行う。エキシマ光源等
に対して反射防止膜として最適化した窒化シリコン膜
は、通常の熱ＣＶＤによる窒化シリコン膜に比べて、絶
縁性が極めて弱くなっている。このため、第１のスペー
サ絶縁膜１０ａの斜面上に反射防止膜２０ａが残留する
と、残留した反射防止膜２０ａのために上部電極８ａと
下部電極６ａとの間の絶縁耐圧が低下したり、両者間に
リーク電流が流れてしまう場合がある。
【００５７】本実施例の場合には、図４（Ａ）の第２の
スペーサ絶縁膜２３ａ〜２３ｃを形成するときに、上述
のように第１のスペーサ絶縁膜１０ａの斜面上にＳｉＯ
2 からなる絶縁膜が残らない。このため、熱燐酸によ
り、第１のスペーサ絶縁膜１０ａの斜面上の反射防止膜
２０ａを容易に除去することができ、リーク電流の発生
を防止することができる。
スペーサ絶縁膜２３ａ〜２３ｃを形成するときに、上述
のように第１のスペーサ絶縁膜１０ａの斜面上にＳｉＯ
2 からなる絶縁膜が残らない。このため、熱燐酸によ
り、第１のスペーサ絶縁膜１０ａの斜面上の反射防止膜
２０ａを容易に除去することができ、リーク電流の発生
を防止することができる。
【００５８】図４（Ｃ）に示すように、上部電極８ａ、
下部電極６ａ、ゲート電極６ｂ、６ｃ、及びソース／ド
レイン領域２６Ｐ、２６Ｎの表面上に、金属シリサイド
からなる低抵抗膜２８を形成する。以下、低抵抗膜２８
の形成方法を簡単に説明する。
下部電極６ａ、ゲート電極６ｂ、６ｃ、及びソース／ド
レイン領域２６Ｐ、２６Ｎの表面上に、金属シリサイド
からなる低抵抗膜２８を形成する。以下、低抵抗膜２８
の形成方法を簡単に説明する。
【００５９】まず、弗酸系エッチャントを用いて、基板
の表面の洗浄及び表面に形成された酸化シリコン膜の除
去を行う。基板最表面上に、シリコンとシリサイド化合
物を形成する金属、例えばＣｏ、Ｔｉ、Ｍｏ、Ｐｔ等か
らなる金属膜を堆積する。この金属膜の堆積は、例えば
これらの金属ターゲットをＡｒ雰囲気中でスパッタする
ことにより行う。基板を加熱し、金属膜とその下のシリ
コン領域とのシリサイド反応を進める。その後、未反応
の金属膜を除去する。このようにして、所望の領域に自
己整合的に金属シリサイドからなる低抵抗膜２８が形成
される。
の表面の洗浄及び表面に形成された酸化シリコン膜の除
去を行う。基板最表面上に、シリコンとシリサイド化合
物を形成する金属、例えばＣｏ、Ｔｉ、Ｍｏ、Ｐｔ等か
らなる金属膜を堆積する。この金属膜の堆積は、例えば
これらの金属ターゲットをＡｒ雰囲気中でスパッタする
ことにより行う。基板を加熱し、金属膜とその下のシリ
コン領域とのシリサイド反応を進める。その後、未反応
の金属膜を除去する。このようにして、所望の領域に自
己整合的に金属シリサイドからなる低抵抗膜２８が形成
される。
【００６０】キャパシタ１５による基板表面の段差を少
なくするために、上部電極８ａを薄く形成することが好
ましい。上部電極８ａを薄くすると、一般的には、その
側面上のスペーサ絶縁膜による上部電極８ａと下部電極
６ａとの隔離領域が狭くなる。本実施例においては、上
部電極８ａの側面上の第１のスペーサ絶縁膜１０ａを、
ゲート電極６ｂ、６ｃの側面上の第２のスペーサ絶縁膜
２３ｂ、２３ｃの形成とは別の工程で、幅広に形成する
ことができる。このため、シリサイド反応時の金属のは
い上がり現象等による上部電極８ａと下部電極６ａとの
間の短絡を防止することができる。
なくするために、上部電極８ａを薄く形成することが好
ましい。上部電極８ａを薄くすると、一般的には、その
側面上のスペーサ絶縁膜による上部電極８ａと下部電極
６ａとの隔離領域が狭くなる。本実施例においては、上
部電極８ａの側面上の第１のスペーサ絶縁膜１０ａを、
ゲート電極６ｂ、６ｃの側面上の第２のスペーサ絶縁膜
２３ｂ、２３ｃの形成とは別の工程で、幅広に形成する
ことができる。このため、シリサイド反応時の金属のは
い上がり現象等による上部電極８ａと下部電極６ａとの
間の短絡を防止することができる。
【００６１】また、図４（Ａ）の工程で、反射防止膜２
０ａ〜２０ｃを除去する前に、第２のスペーサ絶縁膜２
３ａ〜２３ｃを形成している。このため、反射防止膜２
０ａ〜２０ｃの除去工程で用いる熱燐酸によるＭＩＳ構
造界面の汚染を防止することができる。
０ａ〜２０ｃを除去する前に、第２のスペーサ絶縁膜２
３ａ〜２３ｃを形成している。このため、反射防止膜２
０ａ〜２０ｃの除去工程で用いる熱燐酸によるＭＩＳ構
造界面の汚染を防止することができる。
【００６２】なお、第２の実施例においても、第１の実
施例の場合と同様に、１回のフォトリソグラフィ工程の
増加でキャパシタを形成することができる。
施例の場合と同様に、１回のフォトリソグラフィ工程の
増加でキャパシタを形成することができる。
【００６３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
キャパシタの上部電極と下部電極との間のリーク電流に
よる信頼性の低下を防止することができる。また、ＭＩ
ＳＦＥＴとキャパシタとを形成する際に、ＭＩＳＦＥＴ
の形成のためのフォトリソグラフィ工程に対して追加す
るフォトリソグラフィ工程の数を抑制することができ
る。
キャパシタの上部電極と下部電極との間のリーク電流に
よる信頼性の低下を防止することができる。また、ＭＩ
ＳＦＥＴとキャパシタとを形成する際に、ＭＩＳＦＥＴ
の形成のためのフォトリソグラフィ工程に対して追加す
るフォトリソグラフィ工程の数を抑制することができ
る。
【図１】本発明の第１の実施例による半導体装置の製造
工程を説明するための基板の断面図（その１）である。
工程を説明するための基板の断面図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
工程を説明するための基板の断面図（その２）である。
工程を説明するための基板の断面図（その２）である。
【図３】本発明の第２の実施例による半導体装置の製造
工程を説明するための基板の断面図（その１）である。
工程を説明するための基板の断面図（その１）である。
【図４】本発明の第２の実施例による半導体装置の製造
工程を説明するための基板の断面図（その２）である。
工程を説明するための基板の断面図（その２）である。
【図５】従来例による半導体装置の製造工程を説明する
ための基板の断面図（その１）である。
ための基板の断面図（その１）である。
【図６】従来例による半導体装置の製造工程を説明する
ための基板の断面図（その２）である。
ための基板の断面図（その２）である。
１ シリコン基板 ２ 素子分離構造体 ３ ｎ型ウェル ４Ｐ、４Ｎ 活性領域 ５Ｐ、５Ｎ 活性領域 ６ 第１のポリシリコン膜 ６ａ 下部電極 ６ｂ、６ｃ ゲート電極 ７ キャパシタ誘電体膜 ８ 第２のポリシリコン膜 ８ａ 上部電極 ９、１２ａ〜１２ｃ、２１ａ〜２１ｃ レジストパター
ン １０ 第１の絶縁膜 １０ａ 第１のスペーサ絶縁膜 １５ キャパシタ １６Ｐ、１６Ｎ ソース／ドレイン領域 ２０ 反射防止膜 ２５Ｐ ｐ型低濃度拡散領域 ２５Ｎ ｎ型低濃度拡散領域 ２６Ｐ ｐ型ソース／ドレイン領域 ２６Ｎ ｎ型ソース／ドレイン領域 ２８ 低抵抗膜
ン １０ 第１の絶縁膜 １０ａ 第１のスペーサ絶縁膜 １５ キャパシタ １６Ｐ、１６Ｎ ソース／ドレイン領域 ２０ 反射防止膜 ２５Ｐ ｐ型低濃度拡散領域 ２５Ｎ ｎ型低濃度拡散領域 ２６Ｐ ｐ型ソース／ドレイン領域 ２６Ｎ ｎ型ソース／ドレイン領域 ２８ 低抵抗膜
Claims (10)
- 【請求項１】 表面の一部に絶縁性材料が表出した半導
体基板の上に、第１のシリコン膜を堆積する工程と、 前記第１のシリコン膜の上にキャパシタ誘電体膜を形成
する工程と、 前記キャパシタ誘電体膜の上に、第２のシリコン膜を堆
積する工程と、 前記第２のシリコン膜をパターニングし、前記半導体基
板の絶縁性表面の上方に第２のシリコン膜からなる上部
電極を残す工程と、 前記上部電極を覆うように、前記キャパシタ誘電体膜の
上に第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜と前記キャパシタ誘電体膜との積層構
造を異方性エッチングし、前記上部電極の側面上に前記
第１の絶縁膜からなるスペーサ絶縁膜を残すとともに、
該上部電極とスペーサ絶縁膜との下に、前記キャパシタ
誘電体膜の一部を残す工程と、 前記第１のシリコン膜をパターニングし、前記上部電極
とスペーサ絶縁膜とを内包する領域に、該第１のシリコ
ン膜からなる下部電極を残す工程とを有する半導体装置
の製造方法。 - 【請求項２】 前記キャパシタ誘電体膜が、高誘電体ま
たは常誘電体材料で形成されている請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜が、前記キャパシタ誘
電体膜のエッチング方法と同一のエッチング方法でエッ
チングすることができる材料からなる請求項１または２
に記載の半導体装置の製造方法。 - 【請求項４】 絶縁性表面を有する半導体基板と、 前記半導体基板の絶縁性表面の一部の領域上に配置され
た下部電極と、 前記下部電極の上面のうち一部の領域上に配置され、常
誘電体または高誘電体材料で形成されたキャパシタ誘電
体膜と、 前記キャパシタ誘電体膜の上面のうち一部の領域上に配
置された上部電極と、 前記キャパシタ誘電体膜の上面のうち前記上部電極に覆
われていない領域及び前記上部電極の側面を覆い、前記
キャパシタ誘電体膜と同一材料により形成されたスペー
サ絶縁膜とを有する半導体装置。 - 【請求項５】 半導体基板の表面に素子分離構造体を形
成し、ＭＩＳＦＥＴ形成用の活性領域を画定する工程
と、 前記活性領域の表面上に、ゲート絶縁膜を形成する工程
と、 前記素子分離構造体及びゲート絶縁膜の上に、第１のシ
リコン膜を堆積する工程と、 前記第１のシリコン膜の上にキャパシタ誘電体膜を形成
する工程と、 前記キャパシタ誘電体膜の上に、第２のシリコン膜を堆
積する工程と、 前記第２のシリコン膜をパターニングし、前記素子分離
構造体の一部の領域の上方に該第２のシリコン膜からな
る上部電極を残す工程と、 前記上部電極及びキャパシタ誘電体膜を覆うように、第
１の絶縁膜を堆積する工程と、 前記第１の絶縁膜を異方性エッチングし、前記上部電極
の側面上に第１のスペーサ絶縁膜を残す工程と、 前記上部電極及び第１のスペーサ絶縁膜に覆われていな
い領域の前記キャパシタ誘電体膜を除去し、前記第１の
シリコン膜を露出させる工程と、 前記第１のシリコン膜の表面のうち前記上部電極と第１
のスペーサ絶縁膜とが配置された領域を内包する領域、
及び前記活性領域上に形成されるＭＩＳＦＥＴのゲート
電極に対応する領域とを第１のマスクパターンで覆う工
程と、 前記第１のマスクパターンをマスクとして前記第１のシ
リコン膜をエッチングし、前記上部電極の下に前記第１
のシリコン膜からなる下部電極を残し、前記活性領域の
上に第１のシリコン膜からなるゲート電極を残す工程と
を有する半導体装置の製造方法。 - 【請求項６】 前記キャパシタ誘電体膜と第１の絶縁膜
とが同一の材料で形成され、 前記第１の絶縁膜を異方性エッチングする工程及び前記
キャパシタ誘電体膜を除去する工程において、前記第１
の絶縁膜とキャパシタ誘電体膜とを連続的にエッチング
する請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第１のシリコン膜をエッチングする
工程の後、さらに、前記活性領域の上のゲート電極をマ
スクとして、前記活性領域内に第１のイオン注入を行う
工程と、 前記ゲート電極及び前記下部電極を含む前記半導体基板
上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜を異方性エッチングして、前記ゲート
電極の側面上に第２のスペーサ絶縁膜を残す工程と、 前記ゲート電極及び第２のスペーサ絶縁膜をマスクとし
て、前記活性領域内に第２のイオン注入を行う工程とを
含み、 前記第１の絶縁膜を異方性エッチングする工程は、前記
第２の絶縁膜を異方性エッチングする工程で前記第２の
絶縁膜が前記第１のスペーサ絶縁膜の上に残らないよう
に、前記第１のスペーサ絶縁膜の側面の傾斜が緩やかに
なる条件で異方性エッチングする請求項５または６に記
載の半導体装置の製造方法。 - 【請求項８】 半導体基板の表面に素子分離構造体を形
成し、ＭＩＳＦＥＴ形成用の活性領域を画定する工程
と、 前記活性領域の表面上に、ゲート絶縁膜を形成する工程
と、 前記素子分離構造体及びゲート絶縁膜の上に、第１の導
電膜を堆積する工程と、 前記第１の導電膜の上にキャパシタ誘電体膜を形成する
工程と、 前記キャパシタ誘電体膜の上に、第２の導電膜を堆積す
る工程と、 前記第２の導電膜をパターニングし、前記素子分離構造
体の一部の領域の上方に該第２の導電膜からなる上部電
極を残す工程と、 前記上部電極及びキャパシタ誘電体膜を覆うように、第
１の絶縁膜を堆積する工程と、 前記第１の絶縁膜を異方性エッチングし、前記上部電極
の側面上に第１のスペーサ絶縁膜を残す工程と、 前記上部電極及び第１のスペーサ絶縁膜に覆われていな
い領域の前記キャパシタ誘電体膜を除去し、前記第１の
導電膜を露出させる工程と、 前記第１の導電膜の表面のうち前記上部電極と第１のス
ペーサ絶縁膜とが配置された領域を内包する領域、及び
前記活性領域上に形成されるＭＩＳＦＥＴのゲート電極
に対応する領域とを第１のマスクパターンで覆う工程
と、 前記第１のマスクパターンをマスクとして前記第１の導
電膜をエッチングし、前記上部電極の下に前記第１の導
電膜からなる下部電極を残し、前記活性領域の上に第１
の導電膜からなるゲート電極を残す工程とを有する半導
体装置の製造方法。 - 【請求項９】 半導体基板と、 前記半導体基板の表面上に形成され、活性領域を画定す
る素子分離構造体と、 前記活性領域内に形成され、ソース領域、ドレイン領
域、該ソース領域とドレイン領域との間の領域上にゲー
ト絶縁膜を介して形成されたゲート電極とを含むＭＩＳ
ＦＥＴと、 前記素子分離構造体の上に配置され、前記ゲート電極と
同一層で形成され、該ゲート電極とほぼ同一の厚さを有
する下部電極と、 前記下部電極の上面の一部の領域上に配置されたキャパ
シタ誘電体膜と、 前記キャパシタ誘電体膜の一部の領域上に配置された上
部電極と、 前記上部電極の側面上に配置され、絶縁材料により形成
された第１のスペーサ絶縁膜であって、該第１のスペー
サ絶縁膜の側面が前記キャパシタ誘電体膜の側面に滑ら
かに連続する前記第１のスペーサ絶縁膜とを有する半導
体装置。 - 【請求項１０】 前記キャパシタ誘電体膜と第１のスペ
ーサ絶縁膜とが同一の材料で形成されている請求項９に
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10662398A JP3626009B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置の製造方法 |
| US09/211,046 US6200846B1 (en) | 1998-04-16 | 1998-12-15 | Semiconductor device with capacitor formed on substrate and its manufacture method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10662398A JP3626009B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307722A true JPH11307722A (ja) | 1999-11-05 |
| JP3626009B2 JP3626009B2 (ja) | 2005-03-02 |
Family
ID=14438246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10662398A Expired - Fee Related JP3626009B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6200846B1 (ja) |
| JP (1) | JP3626009B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1211718A2 (en) * | 2000-11-30 | 2002-06-05 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors |
| US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| KR100859254B1 (ko) * | 2002-04-19 | 2008-09-18 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 제조 방법 |
| JP2009536451A (ja) * | 2006-05-10 | 2009-10-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属・絶縁体・金属キャパシタ及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420084B1 (en) * | 2000-06-23 | 2002-07-16 | International Business Machines Corporation | Mask-making using resist having SIO bond-containing polymer |
| JP4671497B2 (ja) * | 2000-12-15 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US20030219558A1 (en) * | 2002-05-22 | 2003-11-27 | Johnson John Woody | Method and apparatus for restoring the necked-down end of a tubular core |
| JP5546298B2 (ja) * | 2010-03-15 | 2014-07-09 | セイコーインスツル株式会社 | 半導体回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005103A (en) * | 1990-06-05 | 1991-04-02 | Samsung Electronics Co., Ltd. | Method of manufacturing folded capacitors in semiconductor and folded capacitors fabricated thereby |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5618749A (en) * | 1995-03-31 | 1997-04-08 | Yamaha Corporation | Method of forming a semiconductor device having a capacitor and a resistor |
-
1998
- 1998-04-16 JP JP10662398A patent/JP3626009B2/ja not_active Expired - Fee Related
- 1998-12-15 US US09/211,046 patent/US6200846B1/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| US7768052B1 (en) | 1999-07-12 | 2010-08-03 | Zilog, Inc. | Process to improve high-performance capacitors in integrated MOS technologies |
| US8324069B1 (en) | 1999-07-12 | 2012-12-04 | Ixys Ch Gmbh | Method of fabricating high-performance capacitors in integrated MOS technologies |
| EP1211718A2 (en) * | 2000-11-30 | 2002-06-05 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors |
| EP1211718A3 (en) * | 2000-11-30 | 2004-10-20 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors |
| KR100859254B1 (ko) * | 2002-04-19 | 2008-09-18 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 제조 방법 |
| JP2009536451A (ja) * | 2006-05-10 | 2009-10-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属・絶縁体・金属キャパシタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3626009B2 (ja) | 2005-03-02 |
| US6200846B1 (en) | 2001-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| US4735917A (en) | Silicon-on-sapphire integrated circuits | |
| US7790622B2 (en) | Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes | |
| US7202123B1 (en) | Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices | |
| US7371646B2 (en) | Manufacture of insulated gate type field effect transistor | |
| JP2009033173A (ja) | 半導体素子およびその製造方法 | |
| US6417056B1 (en) | Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge | |
| US6329251B1 (en) | Microelectronic fabrication method employing self-aligned selectively deposited silicon layer | |
| US6046090A (en) | Process to fabricate ultra-short channel MOSFETS with self-aligned silicide contact | |
| JP3626009B2 (ja) | 半導体装置の製造方法 | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| US6069044A (en) | Process to fabricate ultra-short channel nMOSFETS with self-aligned silicide contact | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| CN116741640A (zh) | 半导体结构的制作方法和半导体结构 | |
| JP2001274263A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6284612B1 (en) | Process to fabricate ultra-short channel MOSFETs with self-aligned silicide contact | |
| US7427796B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US5659193A (en) | Semiconductor device and method for manufacturing the same | |
| KR20030058664A (ko) | 반도체 소자의 시모스(ｃｍｏｓ) 형성 방법 | |
| KR100529873B1 (ko) | 반도체소자의 제조방법 | |
| JPH07226502A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| KR100580795B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH08162632A (ja) | 半導体装置およびその製造方法 | |
| KR100565450B1 (ko) | 반도체 소자의 제조 방법 | |
| EP0878833B1 (en) | Process for the selective formation of salicide on active areas of MOS devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040430 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040929 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041101 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |