JPH05234804A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05234804A JPH05234804A JP3461792A JP3461792A JPH05234804A JP H05234804 A JPH05234804 A JP H05234804A JP 3461792 A JP3461792 A JP 3461792A JP 3461792 A JP3461792 A JP 3461792A JP H05234804 A JPH05234804 A JP H05234804A
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- Japan
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- upper electrode
- lower electrode
- capacitance
- capacitance element
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 基板上に形成されるＩＣのキャパシタンス素
子の容量安定化 【構成】 基板（１）上に下部電極（３）と誘電体層
（５）と上部電極（７）を積層してキャパシタンス素子
（８）を形成する。誘電体層（５）は、下部電極（３）
上に凹部（６）を有し、この凹部（６）の底中央部（5
a）上にだけ上部電極（７）を形成する。上部電極
（７）を誘電体層（５）の凹部（６）の側壁部（5b）か
ら離れたところに形成することで、凹部（６）の側壁部
（5b）のステップカバレッジの良否の影響を受けること
無く、上部電極（７）下の有効誘電体層の面積、厚さが
一定に設定され、キャパシタンス素子（８）の容量が所
定値で決まる。
子の容量安定化 【構成】 基板（１）上に下部電極（３）と誘電体層
（５）と上部電極（７）を積層してキャパシタンス素子
（８）を形成する。誘電体層（５）は、下部電極（３）
上に凹部（６）を有し、この凹部（６）の底中央部（5
a）上にだけ上部電極（７）を形成する。上部電極
（７）を誘電体層（５）の凹部（６）の側壁部（5b）か
ら離れたところに形成することで、凹部（６）の側壁部
（5b）のステップカバレッジの良否の影響を受けること
無く、上部電極（７）下の有効誘電体層の面積、厚さが
一定に設定され、キャパシタンス素子（８）の容量が所
定値で決まる。
Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型ＩＣなどの
半導体装置で、特に基板上にトランジスタ素子などと共
に形成されるキャパシタンス素子の構造とその製造方法
に関する。
半導体装置で、特に基板上にトランジスタ素子などと共
に形成されるキャパシタンス素子の構造とその製造方法
に関する。
【０００２】
【従来の技術】プレーナ型ＩＣにおけるキャパシタンス
素子の多くは、ＭＩＭ〔Ｍetal Ｉnsulator Ｍetal〕型
である。このＭＩＭ型キャパシタンス素子は高周波回路
のＤＣ分カット素子等に使用され、その従来構造例を図
４及び図５を参照して説明する。
素子の多くは、ＭＩＭ〔Ｍetal Ｉnsulator Ｍetal〕型
である。このＭＩＭ型キャパシタンス素子は高周波回路
のＤＣ分カット素子等に使用され、その従来構造例を図
４及び図５を参照して説明する。
【０００３】シリコンの基板（１）上に下部電極（３）
と誘電体層（５）及び上部電極（12）を積層して、ＭＩ
Ｍ型キャパシタンス素子（13）が形成される。このキャ
パシタンス素子（13）は、次の工程で形成される。
と誘電体層（５）及び上部電極（12）を積層して、ＭＩ
Ｍ型キャパシタンス素子（13）が形成される。このキャ
パシタンス素子（13）は、次の工程で形成される。
【０００４】基板（１）上に選択的にＡｕなどの金属の
下部電極（３）を形成し、その上面を含む基板（１）上
に酸化膜〔ＳｉＯ2〕などの絶縁保護膜（２）を形成す
る。絶縁保護膜（２）の下部電極（３）上の部分をフォ
トリソグラフィ技術で除去して、絶縁保護膜（２）に下
部電極（３）が露呈する透孔（４）を形成する。その透
孔（４）に露呈する下部電極（３）上と絶縁保護膜
（２）上にＳｉ3Ｎ4などの誘電体層（５）をＣＶＤ法な
どで形成する。
下部電極（３）を形成し、その上面を含む基板（１）上
に酸化膜〔ＳｉＯ2〕などの絶縁保護膜（２）を形成す
る。絶縁保護膜（２）の下部電極（３）上の部分をフォ
トリソグラフィ技術で除去して、絶縁保護膜（２）に下
部電極（３）が露呈する透孔（４）を形成する。その透
孔（４）に露呈する下部電極（３）上と絶縁保護膜
（２）上にＳｉ3Ｎ4などの誘電体層（５）をＣＶＤ法な
どで形成する。
【０００５】絶縁保護膜（２）の透孔（４）の内壁面を
側壁とし下部電極（３）の露呈面を底壁とする凹部
（６）に形成される誘電体層（５）の底部対応部分が、
キャパシタンス素子（13）の容量を決める有効誘電体層
（５'）である。
側壁とし下部電極（３）の露呈面を底壁とする凹部
（６）に形成される誘電体層（５）の底部対応部分が、
キャパシタンス素子（13）の容量を決める有効誘電体層
（５'）である。
【０００６】誘電体層（５）の凹部（６）内に上部電極
（12）がＡｕスパッタリングなどで形成される。上部電
極（12）の形成と同時に、凹部（６）から周辺に延びる
引出し電極（12'）が形成される。
（12）がＡｕスパッタリングなどで形成される。上部電
極（12）の形成と同時に、凹部（６）から周辺に延びる
引出し電極（12'）が形成される。
【０００７】
【発明が解決しようとする課題】上記キャパシタンス素
子（13）の容量は、誘電体層（５）の凹部（６）の有効
誘電体層（５'）の厚さと、有効誘電体層（５'）と上部
電極（12）の接合面積で決まるが、この容量にばらつき
があった。
子（13）の容量は、誘電体層（５）の凹部（６）の有効
誘電体層（５'）の厚さと、有効誘電体層（５'）と上部
電極（12）の接合面積で決まるが、この容量にばらつき
があった。
【０００８】すなわち、絶縁保護膜（２）の透孔（４）
の内壁面に沿って形成される誘電体層（５）の凹部
（６）の側壁部（5b）は、透孔（４）の段差により極端
に薄くなった部分や段切れ部分が生じるなどステップカ
バレッジが悪い。そのため、凹部（６）の底の有効誘電
体層（５'）の周辺部の厚さや、有効誘電体層（５'）と
上部電極（12）との接合面積にばらつきが生じ、これが
キャパシタンス素子（13）の容量のばらつきの原因とな
っている。
の内壁面に沿って形成される誘電体層（５）の凹部
（６）の側壁部（5b）は、透孔（４）の段差により極端
に薄くなった部分や段切れ部分が生じるなどステップカ
バレッジが悪い。そのため、凹部（６）の底の有効誘電
体層（５'）の周辺部の厚さや、有効誘電体層（５'）と
上部電極（12）との接合面積にばらつきが生じ、これが
キャパシタンス素子（13）の容量のばらつきの原因とな
っている。
【０００９】本発明の目的とするところは、ＩＣにおけ
るキャパシタンス素子を、その容量を一定にして容易に
製造し得る構造の半導体装置を提供することにある。
るキャパシタンス素子を、その容量を一定にして容易に
製造し得る構造の半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、基板上に下部
電極と誘電体層及び上部電極を積層してキャパシタンス
素子を形成した半導体装置であって、誘電体層の下部電
極上に形成される凹部の内壁面から離れた底面中央部上
に上部電極を形成することにより、上記目的を達成す
る。
電極と誘電体層及び上部電極を積層してキャパシタンス
素子を形成した半導体装置であって、誘電体層の下部電
極上に形成される凹部の内壁面から離れた底面中央部上
に上部電極を形成することにより、上記目的を達成す
る。
【００１１】
【作用】誘電体層の凹部の底中央部にだけ上部電極を形
成した場合、キャパシタンス素子の容量は、上部電極が
形成された誘電体層の凹部の底中央部の厚さと面積で決
まる。誘電体層の底中央部の厚さと面積は、誘電体層の
凹部の側壁部分のステップカバレッジの良否に関係無く
設定することが容易であり、キャパシタンス素子の容量
が安定して得られる。
成した場合、キャパシタンス素子の容量は、上部電極が
形成された誘電体層の凹部の底中央部の厚さと面積で決
まる。誘電体層の底中央部の厚さと面積は、誘電体層の
凹部の側壁部分のステップカバレッジの良否に関係無く
設定することが容易であり、キャパシタンス素子の容量
が安定して得られる。
【００１２】
【実施例】以下、図１乃至図３に基づき一実施例の半導
体装置と、その製造方法を説明する。
体装置と、その製造方法を説明する。
【００１３】図１及び図２に示される半導体装置は、プ
レーナ型ＩＣにおけるＭＩＭ型キャパシタンス素子
（８）である。このキャパシタンス素子（８）の図４の
キャパシタンス素子（13）と同一、又は相当部分には同
一符号を付して、説明は省略する。
レーナ型ＩＣにおけるＭＩＭ型キャパシタンス素子
（８）である。このキャパシタンス素子（８）の図４の
キャパシタンス素子（13）と同一、又は相当部分には同
一符号を付して、説明は省略する。
【００１４】基板（１）上に下部電極（３）と誘電体層
（５）が従来同様の構造で形成され、誘電体層（５）の
凹部（６）の底中央部（5a）上だけに上部電極（７）を
形成して、キャパシタンス素子（８）が形成される。上
部電極（７）と誘電体層（５）上に絶縁保護膜（９）が
形成され、絶縁保護膜（９）に部分的に形成した透孔
（10）を通して上部電極（７）に引出し電極（11）が接
続される。
（５）が従来同様の構造で形成され、誘電体層（５）の
凹部（６）の底中央部（5a）上だけに上部電極（７）を
形成して、キャパシタンス素子（８）が形成される。上
部電極（７）と誘電体層（５）上に絶縁保護膜（９）が
形成され、絶縁保護膜（９）に部分的に形成した透孔
（10）を通して上部電極（７）に引出し電極（11）が接
続される。
【００１５】誘電体層（５）の凹部（６）の側壁部（5
b）から離れた底中央部（5a）上に上部電極（７）を形
成することにより、キャパシタンス素子（８）の容量
は、上部電極（７）と接合する凹部（６）の底中央部
（5a）の厚さ、面積で決まる。ここで、誘電体層（５）
の凹部（６）の底中央部（5a）の厚さは、凹部（６）の
側壁部（5b）のステップカバレッジの影響を受けず、安
定した厚さとなる。また、凹部（６）の側壁部（5b）の
ステップカバレッジの良否に関係無く、上部電極（７）
が凹部（６）に面積一定にして形成される。したがっ
て、キャパシタンス素子（８）を容量一定にして形成す
ることが容易に可能となる。
b）から離れた底中央部（5a）上に上部電極（７）を形
成することにより、キャパシタンス素子（８）の容量
は、上部電極（７）と接合する凹部（６）の底中央部
（5a）の厚さ、面積で決まる。ここで、誘電体層（５）
の凹部（６）の底中央部（5a）の厚さは、凹部（６）の
側壁部（5b）のステップカバレッジの影響を受けず、安
定した厚さとなる。また、凹部（６）の側壁部（5b）の
ステップカバレッジの良否に関係無く、上部電極（７）
が凹部（６）に面積一定にして形成される。したがっ
て、キャパシタンス素子（８）を容量一定にして形成す
ることが容易に可能となる。
【００１６】かかるキャパシタンス素子（８）は、図３
（イ）〜（ニ）に示す過程で製造すればよい。
（イ）〜（ニ）に示す過程で製造すればよい。
【００１７】まず、図３（イ）に示すように、基板
（１）上に従来同様にして下部電極（３）と絶縁保護膜
（２）を形成し、絶縁保護膜（２）に透孔（４）を形成
して、下部電極（３）上と絶縁保護膜（２）上にＳｉ3
Ｎ4などの誘電体層（５）をＣＶＤ法などで、所定の厚
さで形成する。
（１）上に従来同様にして下部電極（３）と絶縁保護膜
（２）を形成し、絶縁保護膜（２）に透孔（４）を形成
して、下部電極（３）上と絶縁保護膜（２）上にＳｉ3
Ｎ4などの誘電体層（５）をＣＶＤ法などで、所定の厚
さで形成する。
【００１８】次に図３（ロ）に示すように、誘電体層
（５）の凹部（６）を含む全面に上部電極（７'）をＡ
ｕスパッタリングなどで、適当な厚さで形成する。この
後、図３（ハ）に示すように、上部電極（７'）をフォ
トリソグラフィ技術で選択除去して、誘電体層（５）の
凹部（６）の底中央部（5a）上の上部電極（７）だけを
残す。
（５）の凹部（６）を含む全面に上部電極（７'）をＡ
ｕスパッタリングなどで、適当な厚さで形成する。この
後、図３（ハ）に示すように、上部電極（７'）をフォ
トリソグラフィ技術で選択除去して、誘電体層（５）の
凹部（６）の底中央部（5a）上の上部電極（７）だけを
残す。
【００１９】次に誘電体層（５）上と上部電極（７）上
に酸化膜〔ＳｉＯ2〕などの絶縁保護膜（９）を形成
し、絶縁保護膜（９）を平坦化処理する。そして、図３
（ニ）に示すように、上部電極（７）上の絶縁保護膜
（９）をフォトリソグラフィ技術で除去して、絶縁保護
膜（９）に透孔（10）を形成する。
に酸化膜〔ＳｉＯ2〕などの絶縁保護膜（９）を形成
し、絶縁保護膜（９）を平坦化処理する。そして、図３
（ニ）に示すように、上部電極（７）上の絶縁保護膜
（９）をフォトリソグラフィ技術で除去して、絶縁保護
膜（９）に透孔（10）を形成する。
【００２０】この後、図１に示すように、透孔（10）内
と絶縁保護膜（９）上に引出し電極（11）を形成する。
引出し電極（11）はＡｕスパッタリングなどで形成さ
れ、上部電極（７）に接続される。なお、引出し電極
（11）と上部電極（７）は同一物であってもよい。
と絶縁保護膜（９）上に引出し電極（11）を形成する。
引出し電極（11）はＡｕスパッタリングなどで形成さ
れ、上部電極（７）に接続される。なお、引出し電極
（11）と上部電極（７）は同一物であってもよい。
【００２１】更に、この発明による半導体装置は、誘電
体層の凹部はその効果を顕著なものとするためにはかな
らず下部電極領域内部に設けられることが要件となる。
体層の凹部はその効果を顕著なものとするためにはかな
らず下部電極領域内部に設けられることが要件となる。
【００２２】
【発明の効果】本発明によれば、基板上の下部電極上に
形成された誘電体層の凹部の底中央部にだけ上部電極を
形成して、キャパシタンス素子を形成するようにしたの
で、キャパシタンス素子の容量を決める誘電体層の凹部
の底中央部の厚さと面積が、凹部の側壁部分のステップ
カバレッジの良否に関係無く一定に設定することが容易
になり、キャパシタンス素子の容量が安定した信頼性の
高い半導体装置が提供できる効果がある。
形成された誘電体層の凹部の底中央部にだけ上部電極を
形成して、キャパシタンス素子を形成するようにしたの
で、キャパシタンス素子の容量を決める誘電体層の凹部
の底中央部の厚さと面積が、凹部の側壁部分のステップ
カバレッジの良否に関係無く一定に設定することが容易
になり、キャパシタンス素子の容量が安定した信頼性の
高い半導体装置が提供できる効果がある。
【図１】本発明の一実施例を示す断面図
【図２】図１の半導体装置の平面図
【図３】（イ）〜（ニ）は図１の半導体装置の製造工程
を説明するための各工程での断面図
を説明するための各工程での断面図
【図４】従来の半導体装置におけるキャパシタンス素子
の断面図
の断面図
【図５】図４の半導体装置の平面図
１ 基板 ２ 絶縁保護膜 ３ 下部電極 ４ 透孔 ５ 誘電体層 5a 底中央部 ６ 凹部 ７ 上部電極 ８ キャパシタンス素子
Claims (3)
- 【請求項１】 基板上に、下部電極と誘電体層と上部電
極を積層してキャパシタンス素子を形成した半導体装置
であって、 誘電体層は、下部電極上に形成される凹部を有し、この
凹部の内壁面から離れた底中央部上に上部電極が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記凹部は、下部電極領域内部に設けられることを特徴
とする半導体装置。 - 【請求項３】 基板上に部分的に下部電極を形成する工
程と、 下部電極上を含む基板上に絶縁保護膜を形成し、絶縁保
護膜の下部電極上の部分に透孔を形成する工程と、 絶縁保護膜の透孔に露呈する下部電極と絶縁保護膜上に
誘電体層を形成する工程と、 誘電体層上に上部電極を形成する工程と、 誘電体層の下部電極上に形成された凹部の底中央部上以
外の上部電極を除去して、誘電体層の凹部の底中央部だ
けに上部電極を形成する工程とで基板上にキャパシタン
ス素子を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3461792A JPH05234804A (ja) | 1992-02-21 | 1992-02-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3461792A JPH05234804A (ja) | 1992-02-21 | 1992-02-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234804A true JPH05234804A (ja) | 1993-09-10 |
Family
ID=12419340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3461792A Pending JPH05234804A (ja) | 1992-02-21 | 1992-02-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933719A (en) * | 1996-03-14 | 1999-08-03 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JP2017092275A (ja) * | 2015-11-11 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-02-21 JP JP3461792A patent/JPH05234804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933719A (en) * | 1996-03-14 | 1999-08-03 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JP2017092275A (ja) * | 2015-11-11 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
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