JPS61198660A - 半導体集積回路のｍｉｍ容量 - Google Patents

半導体集積回路のｍｉｍ容量

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JPS61198660A
JPS61198660A JP3785185A JP3785185A JPS61198660A JP S61198660 A JPS61198660 A JP S61198660A JP 3785185 A JP3785185 A JP 3785185A JP 3785185 A JP3785185 A JP 3785185A JP S61198660 A JPS61198660 A JP S61198660A
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JP
Japan
Prior art keywords
capacitor
electrodes
mim capacitor
oxide film
insulation film
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Pending
Application number
JP3785185A
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English (en)
Inventor
Yuji Hara
原　雄二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のＭＩＭ容量に関する。
〔従来の技術〕
Ｍ　ＩＭ　（Ｍｅｔａｌ　−Ｉｎ５ｕｌａｔｏｒ　−Ｍ
ｅｔａｌ　）容量は第１層配線金属と第２層配線金属を
容量の電極として使用し、その電極間に絶縁膜をはさみ
込むことにより容量としているが、従来、半導体集積回
路に用いられてきたＭＩＭ容量はチップ内の平担部分に
形成されてきた。
〔発明が解決しようとする問題点〕
容量は電極の対向面積に比例し、電極間の距離に反比例
するため、容量を大きくするには、電極の面積を大きく
するか、絶縁膜を薄くして電極間の距離をせばめればよ
いが、絶縁膜をあまり薄くすると、絶縁膜にピンホール
が発生しやすくなり、信頼性が低下するため、絶縁膜を
あまり薄くすることができない。そのため、電極の対向
面積を増すことになるが、第１図に示す従来のＭＩＭ容
量は、電極の平面的面積がほとんどそのまま電極２゜４
０対向面積となるため、小さい面積で大きい容量を得る
ことができない。
〔問題点を解決するための手段〕
本発明のＭＩＭ容量は、シリコン酸化膜に段差を設けて
おき、その部分にＭＩＭ容量を形成することにより、電
極の平面的面積より電極の対向面積を大きくしている。
〔実施例〕
次に図面を参照して本発明を説明する。
第１図は本発明の実施例の断面図である。１はシリコン
酸化膜であるが、エツチングにより段差を設けておく。
２は容量の下側の電極であり、これは、第１層配線形成
時に同時に形成する。３は容量の絶縁膜である。これは
眉間絶縁膜をそのまま利用してもよいし、容量部分の眉
間絶縁膜を一度除去して、必要な厚さの絶縁膜を再度付
着してもよい。４は容量の上側の電極であり、これは第
２層配線形成時に同時に形成する。・ 〔発明の効果〕 本発明は、段差を設けたシリコン酸化膜上にＭＩＭ容量
を形成することにより、従来のＭＩＭ容量より大きい対
向面績を得ることができるので、より大きい容量を得る
ことができ、同じ容量をより小さい面積で実現できる。
【図面の簡単な説明】
第１図は本発明のＭＩＭ容量の断面図、第２図は従来の
ＭＩＭ容量の断面図である。 １・・・・・・シリコン酸化膜、２−・・・・・下側の
電極、３・・・・・・絶縁膜、４・・・・・・上側の電
極。 代理人　弁理士　　内　原　　　晋　　ゝく、

Claims (1)

    【特許請求の範囲】
  1. 段差を設けたシリコン酸化膜上に形成することにより、
    電極の平面的面積より電極の対向面積が大きくしたこと
    を特徴とする半導体集積回路のＭＩＭ容量。
JP3785185A 1985-02-27 1985-02-27 半導体集積回路のｍｉｍ容量 Pending JPS61198660A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130069200A1 (en) * 2011-09-21 2013-03-21 Venkat Raghavan Method of forming a robust, modular mim capacitor with improved capacitance density

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130069200A1 (en) * 2011-09-21 2013-03-21 Venkat Raghavan Method of forming a robust, modular mim capacitor with improved capacitance density
US8664076B2 (en) * 2011-09-21 2014-03-04 Texas Instruments Incorporated Method of forming a robust, modular MIS (metal-insulator-semiconductor) capacitor with improved capacitance density

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