JPH0546274Y2 - - Google Patents
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- Publication number
- JPH0546274Y2 JPH0546274Y2 JP1985134743U JP13474385U JPH0546274Y2 JP H0546274 Y2 JPH0546274 Y2 JP H0546274Y2 JP 1985134743 U JP1985134743 U JP 1985134743U JP 13474385 U JP13474385 U JP 13474385U JP H0546274 Y2 JPH0546274 Y2 JP H0546274Y2
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- insulating film
- interlayer insulating
- upper electrode
- multilayer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011229 interlayer Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 5
- 239000010408 film Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 3
- 230000001154 acute effect Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
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- 238000011282 treatment Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【考案の詳細な説明】
技術分野
この考案は、a−Si等倍光センサー等の多層配
線を用いる多層配線デバイスに関する。
線を用いる多層配線デバイスに関する。
従来技術
近年、等倍光センサー、薄膜トランジスタ、更
にはハイブリツドIC等の半導体デバイスにあつ
ては、高集積化に伴い、電極配線の多層化が図ら
れている。この多層配線の場合、配線間には層間
絶縁膜が設けられる。第7図及び第8図はこのよ
うな多層配線デバイスの従来例の基本構造を示す
ものである。これは、基板1上に下部電極2を形
成し、その上に層間絶縁膜3を形成し、この層間
絶縁膜3にコンタクトホール4を形成した後、上
部電極5を形成しているものである。このような
コンタクトホール4は正方形又は長方形の矩形状
に形成されている。
にはハイブリツドIC等の半導体デバイスにあつ
ては、高集積化に伴い、電極配線の多層化が図ら
れている。この多層配線の場合、配線間には層間
絶縁膜が設けられる。第7図及び第8図はこのよ
うな多層配線デバイスの従来例の基本構造を示す
ものである。これは、基板1上に下部電極2を形
成し、その上に層間絶縁膜3を形成し、この層間
絶縁膜3にコンタクトホール4を形成した後、上
部電極5を形成しているものである。このような
コンタクトホール4は正方形又は長方形の矩形状
に形成されている。
この場合、層間絶縁膜3が0.5〜1μ程度と薄い
ときには、配線用の上部電極5の膜厚がほぼ同等
であるため、コンタクトホール4の段差部分のス
テツプカバーが可能である。しかし、等倍光セン
サー等の大型デバイスにあつては、ピンホール対
策或いは高絶縁性を確保するために層間絶縁膜3
の膜厚を3〜5μ又はそれ以上にする処理が採ら
れている。このように層間絶縁膜3の膜厚が厚く
なると、コンタクトホール4の段差により上部電
極5に断線を生じやすい。この対策として、上部
電極5の膜厚を層間絶縁膜3と同等に厚くするこ
とが考えられるが、微細加工プロセス上、工程、
処理時間及びコストの点で不利となる。
ときには、配線用の上部電極5の膜厚がほぼ同等
であるため、コンタクトホール4の段差部分のス
テツプカバーが可能である。しかし、等倍光セン
サー等の大型デバイスにあつては、ピンホール対
策或いは高絶縁性を確保するために層間絶縁膜3
の膜厚を3〜5μ又はそれ以上にする処理が採ら
れている。このように層間絶縁膜3の膜厚が厚く
なると、コンタクトホール4の段差により上部電
極5に断線を生じやすい。この対策として、上部
電極5の膜厚を層間絶縁膜3と同等に厚くするこ
とが考えられるが、微細加工プロセス上、工程、
処理時間及びコストの点で不利となる。
一方、コンタクトホール4をテーパー状に形成
してステツプカバーを容易にすることも考えられ
る。しかし、コンタクトホール4の機能を考えた
場合、上部電極5の下部電極2に対する接触面で
は層間絶縁膜材料を完全に除去する必要がある。
このため、一般には、現像やドライエツチングに
より若干オーバー気味にプロセス加工するので、
コンタクトホール4の段差部におけるテーパー形
状が急峻となる。このため、やはり上部電極5が
この急峻な段差部で断線しやすいものとなつてし
まうものである。
してステツプカバーを容易にすることも考えられ
る。しかし、コンタクトホール4の機能を考えた
場合、上部電極5の下部電極2に対する接触面で
は層間絶縁膜材料を完全に除去する必要がある。
このため、一般には、現像やドライエツチングに
より若干オーバー気味にプロセス加工するので、
コンタクトホール4の段差部におけるテーパー形
状が急峻となる。このため、やはり上部電極5が
この急峻な段差部で断線しやすいものとなつてし
まうものである。
目 的
この考案は、このような点に鑑みなされたもの
で、現像やドライエツチングによるオーバー気味
の通常のプロセス加工を採用して上部電極の断線
を生ずることのないコンタクトホールを作成で
き、歩留りを向上させることができる多層配線デ
バイスを得ることを目的とする。
で、現像やドライエツチングによるオーバー気味
の通常のプロセス加工を採用して上部電極の断線
を生ずることのないコンタクトホールを作成で
き、歩留りを向上させることができる多層配線デ
バイスを得ることを目的とする。
構 成
この考案は、上記目的を達成するため、基板上
に少なくとも下部電極と層間絶縁膜と上部電極と
を有し、前記層間絶縁膜に形成したコンタクトホ
ールを介して下部電極と上部電極とを接続する多
層配線デバイスにおいて、前記コンタクトホール
を少なくともその一辺又は一部に段差部が緩やか
なテーパー部を含む形状に形成したことを特徴と
するものである。
に少なくとも下部電極と層間絶縁膜と上部電極と
を有し、前記層間絶縁膜に形成したコンタクトホ
ールを介して下部電極と上部電極とを接続する多
層配線デバイスにおいて、前記コンタクトホール
を少なくともその一辺又は一部に段差部が緩やか
なテーパー部を含む形状に形成したことを特徴と
するものである。
以下、この考案の第一の実施例を第1図及び第
2図に基づいて説明する。第7図及び第8図に示
したものと同様に、基板1上に下部電極2、層間
絶縁膜3及び上部電極5を順次形成することによ
り構成される。ここで、この実施例では層間絶縁
膜3に形成するコンタクトホール6の形状に特徴
を持たせたものである。即ち、コンタクトホール
6を平面的に見た場合の4辺のうち、少なくとも
1辺、例えば対向する2辺を波形による凹凸状部
7を有する形状としたものである。
2図に基づいて説明する。第7図及び第8図に示
したものと同様に、基板1上に下部電極2、層間
絶縁膜3及び上部電極5を順次形成することによ
り構成される。ここで、この実施例では層間絶縁
膜3に形成するコンタクトホール6の形状に特徴
を持たせたものである。即ち、コンタクトホール
6を平面的に見た場合の4辺のうち、少なくとも
1辺、例えば対向する2辺を波形による凹凸状部
7を有する形状としたものである。
このような構成において、コンタクトホール6
は現像やドライエツチングによるオーバー気味の
通常のプロセス加工を採用して形成される。ここ
に、このような形状のコンタクトホール6の加工
の際、現像やドライエツチングによつて加工に方
向性があり、かつ、細部ではそのエツチンググレ
ートが遅いため、第1図に斜線を施して示す波状
の部分には第2図に示すように緩やかなテーパー
部8が残ることになる。よつて、上部電極5はこ
のテーパー部8では断線を生ずることがなく、下
部電極2との確実な接続が確保される。即ち、こ
の実施例では、コンタクトホール6を凹凸状部7
を有する形状とすることにより、通常のオーバー
気味の加工プロセスを採用しても、緩やかなテー
パー部8が残るようにしたものである。これによ
り、デバイスの歩留りが向上し、信頼性の高いデ
バイスとすることができる。
は現像やドライエツチングによるオーバー気味の
通常のプロセス加工を採用して形成される。ここ
に、このような形状のコンタクトホール6の加工
の際、現像やドライエツチングによつて加工に方
向性があり、かつ、細部ではそのエツチンググレ
ートが遅いため、第1図に斜線を施して示す波状
の部分には第2図に示すように緩やかなテーパー
部8が残ることになる。よつて、上部電極5はこ
のテーパー部8では断線を生ずることがなく、下
部電極2との確実な接続が確保される。即ち、こ
の実施例では、コンタクトホール6を凹凸状部7
を有する形状とすることにより、通常のオーバー
気味の加工プロセスを採用しても、緩やかなテー
パー部8が残るようにしたものである。これによ
り、デバイスの歩留りが向上し、信頼性の高いデ
バイスとすることができる。
第3図はこの考案の第二の実施例を示すもの
で、鋭角のくさび状による凹凸状部9を有する形
状のコンタクトホール6としたものである。
で、鋭角のくさび状による凹凸状部9を有する形
状のコンタクトホール6としたものである。
第4図はこの考案の第三の実施例を示すもの
で、波状と鋭角のくさび状とを対とした凹凸状部
10を有する形状のコンタクトホール6としたも
のである。
で、波状と鋭角のくさび状とを対とした凹凸状部
10を有する形状のコンタクトホール6としたも
のである。
第5図はこの考案の第四の実施例を示すもの
で、コンタクトホール6の4辺に波状の凹凸状部
11を有する形状としたものである。
で、コンタクトホール6の4辺に波状の凹凸状部
11を有する形状としたものである。
第6図はこの考案の第五の実施例を示すもの
で、コンタクトホール6の4辺に鋭角のくさび状
の凹凸状部12を有する形状としたものである。
で、コンタクトホール6の4辺に鋭角のくさび状
の凹凸状部12を有する形状としたものである。
これらの場合も、第3図ないし第6図に斜線を
施して示す部分には緩やかなテーパー部8が形成
されることになる。
施して示す部分には緩やかなテーパー部8が形成
されることになる。
効 果
この考案は、上述したようにコンタクトホール
を凹凸状部を含む形状としたので、現像やドライ
エツチングによるオーバー気味の通常の加工プロ
セスを採用しても、コンタクトホールの段差部に
緩やかなテーパー部を形成することができ、よつ
て、上部電極の断線をなくして歩留りがよくて信
頼性の高いデバイスとすることができるものであ
る。
を凹凸状部を含む形状としたので、現像やドライ
エツチングによるオーバー気味の通常の加工プロ
セスを採用しても、コンタクトホールの段差部に
緩やかなテーパー部を形成することができ、よつ
て、上部電極の断線をなくして歩留りがよくて信
頼性の高いデバイスとすることができるものであ
る。
第1図はこの考案の第一の実施例を示す平面
図、第2図はその断面図、第3図はこの考案の第
二の実施例を示す平面図、第4図はこの考案の第
三の実施例を示す平面図、第5図はこの考案の第
四の実施例を示す平面図、第6図はこの考案の第
五の実施例を示す平面図、第7図は従来例を示す
平面図、第8図はその断面図である。 1……基板、2……下部電極、3……層間絶縁
膜、5……上部電極、6……コンタクトホール、
7……凹凸状部、9〜12……凹凸状部。
図、第2図はその断面図、第3図はこの考案の第
二の実施例を示す平面図、第4図はこの考案の第
三の実施例を示す平面図、第5図はこの考案の第
四の実施例を示す平面図、第6図はこの考案の第
五の実施例を示す平面図、第7図は従来例を示す
平面図、第8図はその断面図である。 1……基板、2……下部電極、3……層間絶縁
膜、5……上部電極、6……コンタクトホール、
7……凹凸状部、9〜12……凹凸状部。
Claims (1)
- 基板上に少なくとも下部電極と層間絶縁膜と上
部電極とを有し、前記層間絶縁膜に形成したコン
タクトホールを介して下部電極と上部電極とを接
続する多層配線デバイスにおいて、前記コンタク
トホールを少なくともその一辺又は一部に段差部
が緩やかなテーパー部となる凹凸状部を含む形状
に形成したことを特徴とする多層配線デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1985134743U JPH0546274Y2 (ja) | 1985-09-03 | 1985-09-03 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1985134743U JPH0546274Y2 (ja) | 1985-09-03 | 1985-09-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6242244U JPS6242244U (ja) | 1987-03-13 |
JPH0546274Y2 true JPH0546274Y2 (ja) | 1993-12-03 |
Family
ID=31036269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1985134743U Expired - Lifetime JPH0546274Y2 (ja) | 1985-09-03 | 1985-09-03 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0546274Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6309907B2 (ja) | 2015-03-11 | 2018-04-11 | 株式会社東芝 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6079748A (ja) * | 1983-10-06 | 1985-05-07 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
-
1985
- 1985-09-03 JP JP1985134743U patent/JPH0546274Y2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6079748A (ja) * | 1983-10-06 | 1985-05-07 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
Also Published As
Publication number | Publication date |
---|---|
JPS6242244U (ja) | 1987-03-13 |
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