JPS63292672A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63292672A JPS63292672A JP12697487A JP12697487A JPS63292672A JP S63292672 A JPS63292672 A JP S63292672A JP 12697487 A JP12697487 A JP 12697487A JP 12697487 A JP12697487 A JP 12697487A JP S63292672 A JPS63292672 A JP S63292672A
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- Japan
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- recess
- layer
- contact
- conductive layer
- semiconductor device
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 abstract 12
- 238000005530 etching Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、導電層間の接触抵抗を低減した半導体装置に
関する。
関する。
[従来の技術]
第5図は、従来の多層配線構造を有する半導体装置の縦
断面図、第6図はその模式的平面図である。なお、第5
図は第6図のV−V線による断面図である。半導体基板
1の表面に、第1の導電層2が形成されており、基板1
及び導電層2上には絶縁層3が形成されている。この絶
縁層3にはコンタクトホール4が形成されており、絶縁
層3上に形成された第2の導電層5はコンタクトホール
4内に埋め込まれて第1の導電層2に接触する。
断面図、第6図はその模式的平面図である。なお、第5
図は第6図のV−V線による断面図である。半導体基板
1の表面に、第1の導電層2が形成されており、基板1
及び導電層2上には絶縁層3が形成されている。この絶
縁層3にはコンタクトホール4が形成されており、絶縁
層3上に形成された第2の導電層5はコンタクトホール
4内に埋め込まれて第1の導電層2に接触する。
これにより、第1及び第2の導電層2.5が接続される
。
。
[発明が解決しようとする問題点]
しかしながら、上述した従来の半導体装置においては、
第1の導電層2と第2の導電層5とが接触する面積は、
絶縁層3のコンタクトホール4の開口面積に相当する。
第1の導電層2と第2の導電層5とが接触する面積は、
絶縁層3のコンタクトホール4の開口面積に相当する。
このため、両導電層2.5の接触面積を大きくしようと
すると、コンタクトホール4の開口面積を大きくする必
要がある。しかし、この開口面積を大きくしようとする
と、半導体装置自体が大型化してしまい、所要の機能が
充分に得られないという欠点がある。また、開口面積を
大きくするためには、第2の導電層5の形成面積も大き
くする必要があり、同様に半導体装置の大型化につなが
るという欠点もある。
すると、コンタクトホール4の開口面積を大きくする必
要がある。しかし、この開口面積を大きくしようとする
と、半導体装置自体が大型化してしまい、所要の機能が
充分に得られないという欠点がある。また、開口面積を
大きくするためには、第2の導電層5の形成面積も大き
くする必要があり、同様に半導体装置の大型化につなが
るという欠点もある。
本発明はかかる問題点に鑑みてなさnたものであって、
半導体装置を大型化させることなく、淳1及び第2の導
電層間の接触面積を増大させることができ、導電層間の
接触抵抗が低い半導体装置を提供することを目的とする
。
半導体装置を大型化させることなく、淳1及び第2の導
電層間の接触面積を増大させることができ、導電層間の
接触抵抗が低い半導体装置を提供することを目的とする
。
[問題点を解決するための手段]
本発明に係る半導体装置は、半導体基板の一面に設けら
れその上面の一部に凹所が形成された第1の導電層と、
この第1の導電層上に少なくとも前記凹所位置を外して
形成された絶縁層と、この絶縁層上に形成され少なくと
も前記凹所内に埋め込まれて前記第1の導電層に接続さ
れる第2の導電層と、を有し、前記第1及び第2の導電
層は少なくとも前記凹所の底面及び側面にて接触するこ
とを特徴とする。
れその上面の一部に凹所が形成された第1の導電層と、
この第1の導電層上に少なくとも前記凹所位置を外して
形成された絶縁層と、この絶縁層上に形成され少なくと
も前記凹所内に埋め込まれて前記第1の導電層に接続さ
れる第2の導電層と、を有し、前記第1及び第2の導電
層は少なくとも前記凹所の底面及び側面にて接触するこ
とを特徴とする。
[作用]
本発明においては、第1の導電層の上面の一部に凹所が
形成されており、第2の導電層はこの凹所内に埋め込ま
れている。従って、この第1及び第2の導電層は少なく
とも前記凹所の底面及び側面にて接触する。
形成されており、第2の導電層はこの凹所内に埋め込ま
れている。従って、この第1及び第2の導電層は少なく
とも前記凹所の底面及び側面にて接触する。
例えば、絶縁層のコンタクトホールの開口面積が凹所の
開口面積と同一であるとし、開口が一辺aの正方形であ
るとする。そして、前記凹所の深さをbとすると、第1
及び第2の導電層の接触面積はa2+4abとなる。一
方、従来は、接触面積がa2であるから、本発明におい
ては、4abだけ従来より接触面積が多い。従って、本
発明においては、接触抵抗が低く、信頼性が高い半導体
装置を得ることができる。
開口面積と同一であるとし、開口が一辺aの正方形であ
るとする。そして、前記凹所の深さをbとすると、第1
及び第2の導電層の接触面積はa2+4abとなる。一
方、従来は、接触面積がa2であるから、本発明におい
ては、4abだけ従来より接触面積が多い。従って、本
発明においては、接触抵抗が低く、信頼性が高い半導体
装置を得ることができる。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の実施例に係る半導体装置の縦断面図で
ある。この第1図は第2図に示す模式的平面図のI−I
線による断面図である。半導体基板11の表面に第1の
導電層12が基板11の表面と面一に形成されており、
この導電層12の上面には、深さがbの凹所13が形成
されている。そして、基板11及び導電層12上には絶
縁層14が配設されており、この絶縁層14には凹所1
3と整合する形状のコンタクトホール15が形成されて
いる。絶縁層14上に形成された第2の導電層16はコ
ンタクトホール15及び凹所13位置にて、このコンタ
クトホール15及び凹所13内に埋め込まれている。
ある。この第1図は第2図に示す模式的平面図のI−I
線による断面図である。半導体基板11の表面に第1の
導電層12が基板11の表面と面一に形成されており、
この導電層12の上面には、深さがbの凹所13が形成
されている。そして、基板11及び導電層12上には絶
縁層14が配設されており、この絶縁層14には凹所1
3と整合する形状のコンタクトホール15が形成されて
いる。絶縁層14上に形成された第2の導電層16はコ
ンタクトホール15及び凹所13位置にて、このコンタ
クトホール15及び凹所13内に埋め込まれている。
このように構成された半導体装置においては、第1及び
第2の導電層12.16は凹所13の底面及び側面にて
相互に接触する。従って、凹所13の開口を長さがaの
正方形とすると、第1及び第2の導電層12.16の接
触面積はa2+4abとなる。つまり、本実施例におい
ては、接触面積が凹所13の側面の面積4abだけ従来
の半導体装置の場合より大きい。これにより、低抵抗の
接触抵抗で第1の導電層12と第2の導電層16とが接
続される。
第2の導電層12.16は凹所13の底面及び側面にて
相互に接触する。従って、凹所13の開口を長さがaの
正方形とすると、第1及び第2の導電層12.16の接
触面積はa2+4abとなる。つまり、本実施例におい
ては、接触面積が凹所13の側面の面積4abだけ従来
の半導体装置の場合より大きい。これにより、低抵抗の
接触抵抗で第1の導電層12と第2の導電層16とが接
続される。
次に、この半導体装置の製造方法について説明する。半
導体基板11に通常のフォトエツチング法等により、第
1の導電層12を形成し、この第1の導電層12及び基
板11上に絶縁層14を形成する 次いで、通常のフォトエツチング法により、絶縁層4に
一辺がaの正方形をなすコンタクトホール15を形成す
る。
導体基板11に通常のフォトエツチング法等により、第
1の導電層12を形成し、この第1の導電層12及び基
板11上に絶縁層14を形成する 次いで、通常のフォトエツチング法により、絶縁層4に
一辺がaの正方形をなすコンタクトホール15を形成す
る。
コンタクトホール15を形成した後、エツチング液若し
くはエツチングガスを変更し、又はエツチング条件を変
更することにより、第1の導電層12におけるコンタク
トホール15に整合する領域を深さbだけエツチングす
る。
くはエツチングガスを変更し、又はエツチング条件を変
更することにより、第1の導電層12におけるコンタク
トホール15に整合する領域を深さbだけエツチングす
る。
その後、第2の導電層16を、絶縁層14上に積層し、
更に凹所13及びコンタクトホール15内に埋め込む。
更に凹所13及びコンタクトホール15内に埋め込む。
このようにして、第1図に示す構造の半導体装置が製造
される。
される。
次に、第3図及び第4図に基いて、本発明の第2の実施
例について説明する。第3図は本発明の第2の実施例を
示す縦断面図、第4図はその模式的平面図である。第3
図は第4図の■−■線による縦断面図である。この実施
例においては、半導体基板21上に絶縁M22が形成さ
れており、第6一 1の配線層23と第2の配線層27とが絶縁層25を介
して積層されている。第1の配線層23の上面には凹所
24が形成されており、この凹所24に整合する形状の
コンタクトホール26が絶縁層25に形成されている。
例について説明する。第3図は本発明の第2の実施例を
示す縦断面図、第4図はその模式的平面図である。第3
図は第4図の■−■線による縦断面図である。この実施
例においては、半導体基板21上に絶縁M22が形成さ
れており、第6一 1の配線層23と第2の配線層27とが絶縁層25を介
して積層されている。第1の配線層23の上面には凹所
24が形成されており、この凹所24に整合する形状の
コンタクトホール26が絶縁層25に形成されている。
第2の配線層27は凹所24及びコンタクトホール26
に埋め込まれており、これにより第1の配線層23と第
2の配線層27とが接続される。
に埋め込まれており、これにより第1の配線層23と第
2の配線層27とが接続される。
このように、この実施例は、配線層23.27間を接続
するものである点で第1の実施例と異なるが、この実施
例においても、第1及び第2の配線層23.27は、凹
所24の底面の外、側面でも接触する。従って、この接
触面積が大きく、接触抵抗が低い。
するものである点で第1の実施例と異なるが、この実施
例においても、第1及び第2の配線層23.27は、凹
所24の底面の外、側面でも接触する。従って、この接
触面積が大きく、接触抵抗が低い。
[発明の効果]
以上説明したように、本発明によれば、第1の導電層の
表面に形成された凹所内に第2の導電層を埋め込んで第
1及び第2の導電層を接触させるから、接触面積が大き
く接、触抵抗が低減される。
表面に形成された凹所内に第2の導電層を埋め込んで第
1及び第2の導電層を接触させるから、接触面積が大き
く接、触抵抗が低減される。
これにより、半導体装置を大型化することなく、必要な
機能を満足させることができると共に、信頼性が向上し
た半導体装置を得ることができる。
機能を満足させることができると共に、信頼性が向上し
た半導体装置を得ることができる。
第1図は本発明の第1の実施例を示す縦断面図、第2図
は同じくその模式的平面図、第3図は本発明の第2の実
施例を示す縦断面図、第4図は同じくその模式的平面図
、第5図は従来の半導体装置の縦断面図、第6図は同じ
くその模式的平面図である。 1、.11,2]、、半導体基板、2,12;第1の導
電層、3,14,25;絶縁層、5.16;第2の導電
層、22;絶縁膜、23;第1の配線層、27;第2の
配線層
は同じくその模式的平面図、第3図は本発明の第2の実
施例を示す縦断面図、第4図は同じくその模式的平面図
、第5図は従来の半導体装置の縦断面図、第6図は同じ
くその模式的平面図である。 1、.11,2]、、半導体基板、2,12;第1の導
電層、3,14,25;絶縁層、5.16;第2の導電
層、22;絶縁膜、23;第1の配線層、27;第2の
配線層
Claims (1)
- 半導体基板の一面に設けられその上面の一部に凹所が形
成された第1の導電層と、この第1の導電層上に少なく
とも前記凹所位置を外して形成された絶縁層と、この絶
縁層上に形成され少なくとも前記凹所内に埋め込まれて
前記第1の導電層に接続される第2の導電層と、を有し
、前記第1及び第2の導電層は少なくとも前記凹所の底
面及び側面にて接触することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12697487A JPS63292672A (ja) | 1987-05-26 | 1987-05-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12697487A JPS63292672A (ja) | 1987-05-26 | 1987-05-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63292672A true JPS63292672A (ja) | 1988-11-29 |
Family
ID=14948504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12697487A Pending JPS63292672A (ja) | 1987-05-26 | 1987-05-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63292672A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02222147A (ja) * | 1989-02-22 | 1990-09-04 | Mitsubishi Electric Corp | 半導体装置 |
US5126819A (en) * | 1989-11-10 | 1992-06-30 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
JP2013543275A (ja) * | 2010-11-05 | 2013-11-28 | インヴェンサス・コーポレイション | 背面照明固体イメージセンサ |
-
1987
- 1987-05-26 JP JP12697487A patent/JPS63292672A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02222147A (ja) * | 1989-02-22 | 1990-09-04 | Mitsubishi Electric Corp | 半導体装置 |
US5126819A (en) * | 1989-11-10 | 1992-06-30 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
US5523627A (en) * | 1989-11-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
USRE37059E1 (en) * | 1989-11-10 | 2001-02-20 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
JP2013543275A (ja) * | 2010-11-05 | 2013-11-28 | インヴェンサス・コーポレイション | 背面照明固体イメージセンサ |
US9484379B2 (en) | 2010-11-05 | 2016-11-01 | Invensas Corporation | Rear-face illuminated solid state image sensors |
JP2017195375A (ja) * | 2010-11-05 | 2017-10-26 | インヴェンサス・コーポレイション | 背面照明固体イメージセンサ |
US10249673B2 (en) | 2010-11-05 | 2019-04-02 | Invensas Corporation | Rear-face illuminated solid state image sensors |
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