JPH02222147A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02222147A JPH02222147A JP4209389A JP4209389A JPH02222147A JP H02222147 A JPH02222147 A JP H02222147A JP 4209389 A JP4209389 A JP 4209389A JP 4209389 A JP4209389 A JP 4209389A JP H02222147 A JPH02222147 A JP H02222147A
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- Japan
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- wiring layer
- lower wiring
- film
- semiconductor device
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- Pending
Links
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多層構造の配線層を有する半導体装置に関す
るものである。
るものである。
第２図はこの種従来の半導体装置の多層配線構造をその
形成方法とともに示す断面図である。先ず、同図（ａ）
に示すように、半導体基板としてのシリコン基板（１）
上に、熱酸化法、ＣＶＤ法、またはスパッタ法により絶
縁膜としてのシリコン酸化膜（２）を形成する。
形成方法とともに示す断面図である。先ず、同図（ａ）
に示すように、半導体基板としてのシリコン基板（１）
上に、熱酸化法、ＣＶＤ法、またはスパッタ法により絶
縁膜としてのシリコン酸化膜（２）を形成する。
次に、同図（ｂ）に示すように、シリコン酸化膜（２）
の上に蒸着法、ＣＶＤ法、スパッタ法等によりアルミニ
ウム合金等の導電層を形成し、その後、写真製版および
エツチングにより所定形状の下層配線層（３）に仕上げ
る。
の上に蒸着法、ＣＶＤ法、スパッタ法等によりアルミニ
ウム合金等の導電層を形成し、その後、写真製版および
エツチングにより所定形状の下層配線層（３）に仕上げ
る。
次に、同図（Ｃ）に示すように、下層配線層（３）およ
びシリコン酸化膜（２）の上にＣＶＤ法、スパッタ法等
により絶縁層としてのシリコン酸化膜（４）を形成し、
その後、写真製版およびエツチングにより、シリコン酸
化膜（４）の所定位置に開孔部としてのピアホール（５
）を形成する。
びシリコン酸化膜（２）の上にＣＶＤ法、スパッタ法等
により絶縁層としてのシリコン酸化膜（４）を形成し、
その後、写真製版およびエツチングにより、シリコン酸
化膜（４）の所定位置に開孔部としてのピアホール（５
）を形成する。
更に、同図（ｄ）に示すように、ＣＶＤ法等によりタン
グステン等の導電性膜（６）をピアホール（５）内に選
択的に成長させ埋め込む。そして、同図（ｅ）に示すよ
うに、シリコン酸化膜（４）の上に蒸着法、ＣＶＤ法、
スパッタ法等により、アルミニウム合金等の導電層を形
成し、その後、写真製版およびエツチングにより所定形
状の上層配線層（７）に仕上げる。
グステン等の導電性膜（６）をピアホール（５）内に選
択的に成長させ埋め込む。そして、同図（ｅ）に示すよ
うに、シリコン酸化膜（４）の上に蒸着法、ＣＶＤ法、
スパッタ法等により、アルミニウム合金等の導電層を形
成し、その後、写真製版およびエツチングにより所定形
状の上層配線層（７）に仕上げる。
以」二により、上層配線層（７）と下層配線層（３）と
は導電性膜（５）により電気的に接続されることになる
。
は導電性膜（５）により電気的に接続されることになる
。
従来の半導体装置の多層配線構造は以上のように構成さ
れているので、半導体装置としての集積度が増大し、シ
リコン酸化膜（４）に形成するピアホール（５）の面積
が小さくなると、特に、このピアホール（５）に埋め込
まれた導電性膜（６）と下層配線層（３）との接触抵抗
が増大するという問題点があった。
れているので、半導体装置としての集積度が増大し、シ
リコン酸化膜（４）に形成するピアホール（５）の面積
が小さくなると、特に、このピアホール（５）に埋め込
まれた導電性膜（６）と下層配線層（３）との接触抵抗
が増大するという問題点があった。
この発明は以上のような問題点を解消するためになされ
たもので、上記接触抵抗の増大を抑制することができる
半導体装置を得ることを目的とする。
たもので、上記接触抵抗の増大を抑制することができる
半導体装置を得ることを目的とする。
〔課題を解決するための手段および作用〕この発明に係
る半導体装置は、下層配線層に、絶縁層に設けた開孔部
に合わせて所定深さの凹部を形成し、上記曲孔部に埋め
込まれる導電性膜の下端を上記凹部の底まで延在せしめ
たものである。
る半導体装置は、下層配線層に、絶縁層に設けた開孔部
に合わせて所定深さの凹部を形成し、上記曲孔部に埋め
込まれる導電性膜の下端を上記凹部の底まで延在せしめ
たものである。
これによって、上記導電性膜と下層配線層との接触面積
が増大し、その分接触抵抗が減少する。
が増大し、その分接触抵抗が減少する。
以下、第１図によりこの発明の一実施例における半導体
装置の多層配線構造をその形成方法とともに説明する。
装置の多層配線構造をその形成方法とともに説明する。
同図（ａ）ないしくＣ）は従来と同一であるので説明を
省略する。
省略する。
第１図（ｄ）は下層配線層（３）に四部（３ａ）を形成
する工程を示す。即ち、シリコン酸化膜（４）に設けら
れたピアホール（５月こ合わせて下層配線層（３）の表
面をエツチングする。このとき、凹部（３ａ）の深さが
所定の値になるようエツチング時間を適当に管理し、こ
のエツチングにより下層配線層（３）を貫通することが
ないよう留意する必要がある。
する工程を示す。即ち、シリコン酸化膜（４）に設けら
れたピアホール（５月こ合わせて下層配線層（３）の表
面をエツチングする。このとき、凹部（３ａ）の深さが
所定の値になるようエツチング時間を適当に管理し、こ
のエツチングにより下層配線層（３）を貫通することが
ないよう留意する必要がある。
次に、同図（ｅ）に示すように、ＣＶＤ法等によりタン
グステン等の導電性膜（６）をピアホール（５）および
凹部（３ａ）内に選択的に成長させ埋め込む。これによ
り、導電性膜（６）は凹部（３ａ）の底に至り、この導
電性膜（６）と下層配線層（３）との接触面積が増大し
てその分その接触抵抗が減少する。更に、この凹部（３
ａ）の存在により、導電性膜（６）と下層配線層（３）
との連結機構が機械的に強化され、両者の接触抵抗特性
がその分安定化することになる。
グステン等の導電性膜（６）をピアホール（５）および
凹部（３ａ）内に選択的に成長させ埋め込む。これによ
り、導電性膜（６）は凹部（３ａ）の底に至り、この導
電性膜（６）と下層配線層（３）との接触面積が増大し
てその分その接触抵抗が減少する。更に、この凹部（３
ａ）の存在により、導電性膜（６）と下層配線層（３）
との連結機構が機械的に強化され、両者の接触抵抗特性
がその分安定化することになる。
子
同図−）は従来の第２図（ｅ）と同一で上層配線層（７
）を形成する工程を示すものである。
）を形成する工程を示すものである。
なお、上記実施例は２層の配線層（３） （７，）を有
する場合について説明したが、この発明は３層以上の配
線層を形成する場合にも同様に適用することができる。
する場合について説明したが、この発明は３層以上の配
線層を形成する場合にも同様に適用することができる。
以上のように、この発明では、下層配線層に所定の四部
を形成し、この凹部の底まで延在せしめた導電性膜によ
り上下配線層を電気的に接続するようにしたので、導電
性膜と下層配線層との接触面積が増大してその接触抵抗
が減少する。
を形成し、この凹部の底まで延在せしめた導電性膜によ
り上下配線層を電気的に接続するようにしたので、導電
性膜と下層配線層との接触面積が増大してその接触抵抗
が減少する。
第１図はこの発明の一実施例における半導体装置の多層
配線構造をその形成方法とともに示す断面図、第２図は
従来のものを同様に示す断面図である。 図において、（１）は半導体基板としてのシリコン基板
、（２）は絶縁膜としてのシリコン酸化膜、（３）（よ
下層配線層、（３ａ）はその凹部、（４）は絶縁層とし
てのシリコン酸化膜、（５）は開孔部としてのピアホー
ル、（６）は導電性膜、（７）は上層配線層である。 なお、各図中、同一符号は同一 または相当部分を示す
。 代理人 弁理士 大 岩 増 雄 Ｌ＋−寸 へ
配線構造をその形成方法とともに示す断面図、第２図は
従来のものを同様に示す断面図である。 図において、（１）は半導体基板としてのシリコン基板
、（２）は絶縁膜としてのシリコン酸化膜、（３）（よ
下層配線層、（３ａ）はその凹部、（４）は絶縁層とし
てのシリコン酸化膜、（５）は開孔部としてのピアホー
ル、（６）は導電性膜、（７）は上層配線層である。 なお、各図中、同一符号は同一 または相当部分を示す
。 代理人 弁理士 大 岩 増 雄 Ｌ＋−寸 へ
Claims (1)
- 【特許請求の範囲】 半導体基板上に絶縁膜を介して形成された下層配線層、
この下層配線層上に形成され所定位置に開孔部を設けた
絶縁層、この絶縁層上に形成された上層配線層、および
上記絶縁層の開孔部に埋め込まれ上記上層配線層と下層
配線層とを電気的に接続する導電性膜を備えたものにお
いて、 上記下層配線層に、上記開孔部に合わせて所定深さの凹
部を形成し、上記導電性膜の下端を上記凹部の底まで延
在せしめたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209389A JPH02222147A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209389A JPH02222147A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222147A true JPH02222147A (ja) | 1990-09-04 |
Family
ID=12626392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209389A Pending JPH02222147A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140556A (ja) * | 2007-02-14 | 2007-06-07 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216441A (ja) * | 1982-06-10 | 1983-12-16 | Toshiba Corp | 半導体装置の多層配線構造 |
| JPS60198846A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置 |
| JPS63292672A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | 半導体装置 |
| JPS6413745A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Oxide superconductive wiring structure |
-
1989
- 1989-02-22 JP JP4209389A patent/JPH02222147A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216441A (ja) * | 1982-06-10 | 1983-12-16 | Toshiba Corp | 半導体装置の多層配線構造 |
| JPS60198846A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置 |
| JPS63292672A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | 半導体装置 |
| JPS6413745A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Oxide superconductive wiring structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140556A (ja) * | 2007-02-14 | 2007-06-07 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置 |
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