JPH02143445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02143445A JPH02143445A JP29757888A JP29757888A JPH02143445A JP H02143445 A JPH02143445 A JP H02143445A JP 29757888 A JP29757888 A JP 29757888A JP 29757888 A JP29757888 A JP 29757888A JP H02143445 A JPH02143445 A JP H02143445A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000010410 layer Substances 0.000 claims abstract description 52
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000002265 prevention Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 14
- 239000010937 tungsten Substances 0.000 description 14
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体装置の微細化の促進によりコンタクト用開口部の
径が小さくなって上下配線の眉間接続の信頼性が低下す
るという問題がある。
径が小さくなって上下配線の眉間接続の信頼性が低下す
るという問題がある。
第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、−導電型のシリコン基板１
の一主面に選択的に厚いフィールド酸化膜２を設けて素
子形成領域を区画し、前記素子形成領域の表面に薄い酸
化シリコンＭ３を設け、前記素子形成領域に逆導電型不
純物をイオン注入して拡散領域４を設ける。次にフィー
ルド酸化膜２の上に配線５を選択的に設け、配線５を含
む表面に層間絶縁膜６を設けて平坦化する。
の一主面に選択的に厚いフィールド酸化膜２を設けて素
子形成領域を区画し、前記素子形成領域の表面に薄い酸
化シリコンＭ３を設け、前記素子形成領域に逆導電型不
純物をイオン注入して拡散領域４を設ける。次にフィー
ルド酸化膜２の上に配線５を選択的に設け、配線５を含
む表面に層間絶縁膜６を設けて平坦化する。
次に、第３図（ｂ）に示すように、層間絶縁膜６を選択
的にエツチングして拡散領域４及び配線５のコンタクト
用開口部７，８をそれぞれ設けるが、配線５のコンタク
ト用開口部８は拡散領域４のコンタクト用開口部７より
浅く形成される。
的にエツチングして拡散領域４及び配線５のコンタクト
用開口部７，８をそれぞれ設けるが、配線５のコンタク
ト用開口部８は拡散領域４のコンタクト用開口部７より
浅く形成される。
次に、第３図（ｃ）に示すように、減圧ＣＶＤ法により
タングステン層９を開口部７８にのみ選択成長して開口
部７の一部と開口部８の全部を充填する。
タングステン層９を開口部７８にのみ選択成長して開口
部７の一部と開口部８の全部を充填する。
次に、第３図（ｄ）に示すように、全面にアルミニウム
層を堆積し、選択的にエツチングして開口部７．８のそ
れぞれのタングステン層つと接続する配線１２．１３を
設ける。
層を堆積し、選択的にエツチングして開口部７．８のそ
れぞれのタングステン層つと接続する配線１２．１３を
設ける。
ここで、開口部８のコンタクトは充填されたタングステ
ン層つと配線１３が平面的に良好に接続されているが、
開口部９の場合には配線１２の段差被覆性が悪いとコン
タクト不良を生ずる。例えば、開口部７の径が０．６μ
ｒｎでタングステン層９までの深さが０．５μｍ以上に
なると、アルミニウム層の段差被覆性が悪くなって断線
状態になる可能性が極めて高い。
ン層つと配線１３が平面的に良好に接続されているが、
開口部９の場合には配線１２の段差被覆性が悪いとコン
タクト不良を生ずる。例えば、開口部７の径が０．６μ
ｒｎでタングステン層９までの深さが０．５μｍ以上に
なると、アルミニウム層の段差被覆性が悪くなって断線
状態になる可能性が極めて高い。
上述した従来の半導体装置は、層間絶縁膜に設けた複数
のコンタクト用開口部の深さが異なり、且つその深さの
差が大きいとその深い側の開口部に設けた上層配線のコ
ンタクトが不充分となり、断線を生じて半導体装置の信
頼性を低下させるという問題点がある。
のコンタクト用開口部の深さが異なり、且つその深さの
差が大きいとその深い側の開口部に設けた上層配線のコ
ンタクトが不充分となり、断線を生じて半導体装置の信
頼性を低下させるという問題点がある。
本発明の目的は、深さの異なる微細なコンタクト用開口
部のそれぞれの開口部上端まで充填する導電層を設けて
深いコンタクト用開口部の段差被覆性を改善し、信頼性
を向上さぜな半導体装置の製造方法を提供することにあ
る。
部のそれぞれの開口部上端まで充填する導電層を設けて
深いコンタクト用開口部の段差被覆性を改善し、信頼性
を向上さぜな半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板上に設け
た素子領域及び配線を含む表面に設けた層間絶縁膜を有
する半導体装置の製造方法において、前記層間絶縁膜を
選択的にエツチングして前記素子領域又は配線と接続す
るための前記層間絶縁膜の膜厚に応じた深い第１の開口
部及び前記第１の開口部より浅い第２の開口部を設ける
工程と、前記第１及び第２の開口部に導電層を選択成長
させて前記第１の開口部の一部と前記第２の開口部の全
部を充填させる工程と、前記第１の開口部以外の前記層
間絶縁膜上に選択的に成長阻止膜を設けて前記第２の開
口部の導電層上を被覆する工程と、前記第１の開口部の
導電層上に更に導電層を選択成長させて前記第１の開口
部の全部を充填する工程とを含んで構成される。
た素子領域及び配線を含む表面に設けた層間絶縁膜を有
する半導体装置の製造方法において、前記層間絶縁膜を
選択的にエツチングして前記素子領域又は配線と接続す
るための前記層間絶縁膜の膜厚に応じた深い第１の開口
部及び前記第１の開口部より浅い第２の開口部を設ける
工程と、前記第１及び第２の開口部に導電層を選択成長
させて前記第１の開口部の一部と前記第２の開口部の全
部を充填させる工程と、前記第１の開口部以外の前記層
間絶縁膜上に選択的に成長阻止膜を設けて前記第２の開
口部の導電層上を被覆する工程と、前記第１の開口部の
導電層上に更に導電層を選択成長させて前記第１の開口
部の全部を充填する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チ１ツブの断面図である
。
るための工程順に示した半導体チ１ツブの断面図である
。
まず、第１図（ａ）に示すように、−導電型のシリコン
基板１の一主面に選択的に厚いフィールド酸（ヒ膜２を
設けて素子形成領域を区画し、前記素子形成領域の表面
に薄い酸化シリコン膜３を設ける。次に、前記素子形成
領域に逆導電型不純物を自己整合的にイオン注入して拡
散領域４を設ける。次に、フィールド酸化ｊ模２の上に
多結晶シリコン層の配線５を選択的に設け、配線５を含
む表面に眉間絶縁膜６を設けて層間絶縁膜６の表面を平
坦化する。次に、層間絶縁膜６を選択的にエツチングし
て拡散領域４のコンタクト用開口部７及び配線５のコン
タクト用開口部８をそれぞれ設ける。ここで、開口部７
は開口部８よりも深く形成されている。
基板１の一主面に選択的に厚いフィールド酸（ヒ膜２を
設けて素子形成領域を区画し、前記素子形成領域の表面
に薄い酸化シリコン膜３を設ける。次に、前記素子形成
領域に逆導電型不純物を自己整合的にイオン注入して拡
散領域４を設ける。次に、フィールド酸化ｊ模２の上に
多結晶シリコン層の配線５を選択的に設け、配線５を含
む表面に眉間絶縁膜６を設けて層間絶縁膜６の表面を平
坦化する。次に、層間絶縁膜６を選択的にエツチングし
て拡散領域４のコンタクト用開口部７及び配線５のコン
タクト用開口部８をそれぞれ設ける。ここで、開口部７
は開口部８よりも深く形成されている。
次に、第１図（ｂ）に示すように、減圧ＣＶＤ法により
開口部７．８の拡散領域４及び配線５の上にのみタング
ステン層９を選択成長させて開口部８の上端面に達しな
時点で成長を停止する。
開口部７．８の拡散領域４及び配線５の上にのみタング
ステン層９を選択成長させて開口部８の上端面に達しな
時点で成長を停止する。
このときには、深い開口部７のタングステン層９は穴の
途中まで成長しているが、上端面までは達していない。
途中まで成長しているが、上端面までは達していない。
次に、開口部７以外の層間絶縁膜６の上にｊ１択的に窒
化チタン層１ｏを設け、開口部８のタングステン層９を
被覆し、成長阻止膜とする。
化チタン層１ｏを設け、開口部８のタングステン層９を
被覆し、成長阻止膜とする。
次に、第１図（ｃ）に示すように、減圧ＣＶＤ法により
開口部７のタングステン層９の上にタンゲステンＪ？１
１１を開口部７の上端面まで成長させて開口部７の中を
充填する。
開口部７のタングステン層９の上にタンゲステンＪ？１
１１を開口部７の上端面まで成長させて開口部７の中を
充填する。
次に、全面にアルミニウム層を堆積し、前記アルミニウ
ム層及び窒化チタン層１０を選択的に順次エツチングし
て拡散領域４と接続する配線１２及び配線５と接続する
配線１３を形成する。ここで、成長阻止膜として用いた
窒化チタン層１０は導電性を有するため除去しなくても
良い。
ム層及び窒化チタン層１０を選択的に順次エツチングし
て拡散領域４と接続する配線１２及び配線５と接続する
配線１３を形成する。ここで、成長阻止膜として用いた
窒化チタン層１０は導電性を有するため除去しなくても
良い。
なお、タングステン／ｆｆ１９．１１の代りにシリコン
層を選択成長させても良い。
層を選択成長させても良い。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１図（ａ）（ｂ）で説明
した第１の実施例と同じ工程でタングステン層９を成長
し、窒化チタン１０の代りに窒化シリコンＭ １４を選
択的に設けて成長阻止膜とする。ここで窒化シリコン膜
１４はタングステン層１１のｊｕ択成長に対する選択性
が大きい利点がある。次に、タングステン層１１を開口
部７の上端まで成長させて開口部７を充填する。
した第１の実施例と同じ工程でタングステン層９を成長
し、窒化チタン１０の代りに窒化シリコンＭ １４を選
択的に設けて成長阻止膜とする。ここで窒化シリコン膜
１４はタングステン層１１のｊｕ択成長に対する選択性
が大きい利点がある。次に、タングステン層１１を開口
部７の上端まで成長させて開口部７を充填する。
次に、第２図（ｂ）に示すように、窒化シリコン膜１４
を除去し、拡散領域４及び配線５と電気的に接続する配
線１３．１４をそれぞれ選択的に設ける。
を除去し、拡散領域４及び配線５と電気的に接続する配
線１３．１４をそれぞれ選択的に設ける。
ここで、窒化シリコン膜１４の代りに酸化シリコン膜、
酸化アルミニウム層を用いても良い。
酸化アルミニウム層を用いても良い。
以上説明したように本発明は、深さの異なる第１、第２
のコンタクト用開口部の内部にのみ導電層を選択成長さ
せ、浅い第２のコンタク１−用開口部内に成長させた導
電層が開口部上端まで充填した後、深い第１のコンタク
ト用開口部以外の表面を導電物質の成長を阻止する膜で
被覆し、その後引き続いて第１のコンタクト用開口部内
のみに導電層を成長させて第１の開口部上端まで充填し
、第１及び第２の開口部内の導電層と接続する配線をそ
れぞれ設けることにより、深さの異なったコンタクト用
開口部のそれぞれに良好なコンタクトが実現でき、半導
体装置の信頼性を向上させるという効果がある。
のコンタクト用開口部の内部にのみ導電層を選択成長さ
せ、浅い第２のコンタク１−用開口部内に成長させた導
電層が開口部上端まで充填した後、深い第１のコンタク
ト用開口部以外の表面を導電物質の成長を阻止する膜で
被覆し、その後引き続いて第１のコンタクト用開口部内
のみに導電層を成長させて第１の開口部上端まで充填し
、第１及び第２の開口部内の導電層と接続する配線をそ
れぞれ設けることにより、深さの異なったコンタクト用
開口部のそれぞれに良好なコンタクトが実現でき、半導
体装置の信頼性を向上させるという効果がある。
第１図（ａ）〜（ｄ）及び第２図（ａ）、（ｂ、）は本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｄ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・１シリコン基板、２・・・フィールド酸化膜、
３・・・酸化シリコン膜、４・・・拡散領域、５・・・
配線、６・・・層間絶縁膜、７．８・・・開口部、９・
・・タングステン層、１０・・・窒化チタン層、１１・
・・タングステン層、１２．１３・・・配線、１４・・
・窒化シリコン膜。
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｄ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・１シリコン基板、２・・・フィールド酸化膜、
３・・・酸化シリコン膜、４・・・拡散領域、５・・・
配線、６・・・層間絶縁膜、７．８・・・開口部、９・
・・タングステン層、１０・・・窒化チタン層、１１・
・・タングステン層、１２．１３・・・配線、１４・・
・窒化シリコン膜。
Claims (1)
- 半導体基板上に設けた素子領域及び配線を含む表面に設
けた層間絶縁膜を有する半導体装置の製造方法において
、前記層間絶縁膜を選択的にエッチングして前記素子領
域又は配線と接続するための前記層間絶縁膜の膜厚に応
じた深い第１の開口部及び前記第１の開口部より浅い第
２の開口部を設ける工程と、前記第１及び第２の開口部
に導電層を選択成長させて前記第１の開口部の一部と前
記第２の開口部の全部を充填させる工程と、前記第１の
開口部以外の前記層間絶縁膜上に選択的に成長阻止膜を
設けて前記第２の開口部の導電層上を被覆する工程と、
前記第１の開口部の導電層上に更に導電層を選択成長さ
せて前記第１の開口部の全部を充填する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297578A JPH0793353B2 (ja) | 1988-11-24 | 1988-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297578A JPH0793353B2 (ja) | 1988-11-24 | 1988-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143445A true JPH02143445A (ja) | 1990-06-01 |
| JPH0793353B2 JPH0793353B2 (ja) | 1995-10-09 |
Family
ID=17848370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297578A Expired - Lifetime JPH0793353B2 (ja) | 1988-11-24 | 1988-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793353B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382126A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH05152449A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 半導体装置の製造方法 |
| US5284799A (en) * | 1991-03-27 | 1994-02-08 | Sony Corporation | Method of making a metal plug |
| US5563097A (en) * | 1995-04-17 | 1996-10-08 | Lee; Young J. | Method for fabricating semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133551A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1988
- 1988-11-24 JP JP63297578A patent/JPH0793353B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133551A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382126A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5284799A (en) * | 1991-03-27 | 1994-02-08 | Sony Corporation | Method of making a metal plug |
| JPH05152449A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 半導体装置の製造方法 |
| US5563097A (en) * | 1995-04-17 | 1996-10-08 | Lee; Young J. | Method for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793353B2 (ja) | 1995-10-09 |
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