JP2782912B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 一実施例の工程断面図（第３図） 他の実施例の工程断面図（第４図） 発明の効果 〔概 要〕 半導体装置の製造方法、特にコンタクトホール内へ導
電体層を埋込んで配線形成面の平坦化を図る方法の改良
に関し、 深さの異なるコンタクトホールに、大差のない充填率
で導電体層を埋込むことが可能な方法を提供して埋込み
後の深さの異なるコンタクトホール上部の段差を総て配
線金属層の良好なカバレッジの得られる低い段差に収め
ることを目的とし、 コンタクトホール内のみに、選択気相成長手段により
該コンタクトホール底部の下地導電性基体に接する導電
体層を埋込むに際して、該コンタクトホール底部の下地
導電性基体の表出面積と該コンタクトホールの開口面積
との比率を相対的に変化させることによって、該コンタ
クトホール内への該導電体層の埋込み速度を制御する工
程、或いは浅いコンタクトホールの下部に配設される下
地導電性基体の少なくとも該コンタクトホールの底部に
表出する領域を、深いコンタクトホールの底部に表出す
る下地導電性基体であるSi面よりも選択気相成長におけ
る成長核形成速度の遅い導電性材料であるWSi2により形
成する工程を含む構成を有する。
電体層を埋込んで配線形成面の平坦化を図る方法の改良
に関し、 深さの異なるコンタクトホールに、大差のない充填率
で導電体層を埋込むことが可能な方法を提供して埋込み
後の深さの異なるコンタクトホール上部の段差を総て配
線金属層の良好なカバレッジの得られる低い段差に収め
ることを目的とし、 コンタクトホール内のみに、選択気相成長手段により
該コンタクトホール底部の下地導電性基体に接する導電
体層を埋込むに際して、該コンタクトホール底部の下地
導電性基体の表出面積と該コンタクトホールの開口面積
との比率を相対的に変化させることによって、該コンタ
クトホール内への該導電体層の埋込み速度を制御する工
程、或いは浅いコンタクトホールの下部に配設される下
地導電性基体の少なくとも該コンタクトホールの底部に
表出する領域を、深いコンタクトホールの底部に表出す
る下地導電性基体であるSi面よりも選択気相成長におけ
る成長核形成速度の遅い導電性材料であるWSi2により形
成する工程を含む構成を有する。
本発明は半導体装置の製造方法、特にコンタクトホー
ル内へ導電体層を埋込んで配線形成面の平坦化を図る方
法の改良に関する。
ル内へ導電体層を埋込んで配線形成面の平坦化を図る方
法の改良に関する。
近年、半導体デバイスの微細化及び高集積化に伴い、
配線接続用のコンタクトホールのアスペクト比は高くな
る一途を辿っており、配線形成に際し、その信頼性が確
保できるような配線金属のカバレッジを得るために、選
択気相成長技術を用いてコンタクトホール内に導電体層
を埋込み、コンタクトホール上部に形成される段差を軽
減する工程が不可欠になって来ている。
配線接続用のコンタクトホールのアスペクト比は高くな
る一途を辿っており、配線形成に際し、その信頼性が確
保できるような配線金属のカバレッジを得るために、選
択気相成長技術を用いてコンタクトホール内に導電体層
を埋込み、コンタクトホール上部に形成される段差を軽
減する工程が不可欠になって来ている。
一方、高集積化と共に配線の多層化が進んでいる現状
においては、配線を引き出す場所によってコンタクトホ
ールの深さが異なることが生じており、デバイスの微細
化に伴う高アスペクト比化の進行に伴って、深さの異な
るコンタクトホールのアスペクト比の差は一層大きくな
る傾向にあり、上記深さが異なりアスペクト比も大きく
異なるコンタクトホール上部の段差を、小さく且つ大差
なくするような導電体層の埋込み技術が望まれている。
においては、配線を引き出す場所によってコンタクトホ
ールの深さが異なることが生じており、デバイスの微細
化に伴う高アスペクト比化の進行に伴って、深さの異な
るコンタクトホールのアスペクト比の差は一層大きくな
る傾向にあり、上記深さが異なりアスペクト比も大きく
異なるコンタクトホール上部の段差を、小さく且つ大差
なくするような導電体層の埋込み技術が望まれている。
従来の半導体デバイスにおいては、同一基板上に形成
される複数のコンタクトホールは、総て同一の形状を有
し、その上部の開口面積と底部の下地導電体基体表出面
積との相対比率は、総て同一に形成されていた。
される複数のコンタクトホールは、総て同一の形状を有
し、その上部の開口面積と底部の下地導電体基体表出面
積との相対比率は、総て同一に形成されていた。
従って、複数のコンタクトホールに対する導電体層に
よる埋込みをタングステン（Ｗ）等の選択気相成長によ
り行う場合、同一基板上の総てのコンタクトホールにお
いて埋込み速度（ストレートなコンタクトホールでは気
相成長速度に対応）は総て一様であった。
よる埋込みをタングステン（Ｗ）等の選択気相成長によ
り行う場合、同一基板上の総てのコンタクトホールにお
いて埋込み速度（ストレートなコンタクトホールでは気
相成長速度に対応）は総て一様であった。
そのため、前述のように配線の多層化等によりコンタ
クトホールの深さが一様でなくなった際には、導電体層
の充填率（充填厚さ／コンタクトホール深さ）が一律で
なくなり、例えば最も浅いコンタクトホールに対して適
切な埋込み厚さを選ぶと、最も深いコンタクトホールで
はその充填率が低下し埋込み厚さが充分ではなくなっ
て、コンタクトホールの上部に大きな段差が残り、スパ
ッタ等によりこのコンタクトホール上に形成される配線
金属膜のカバレッジ性が悪化して配線の信頼性が低下す
るという問題を生じていた。
クトホールの深さが一様でなくなった際には、導電体層
の充填率（充填厚さ／コンタクトホール深さ）が一律で
なくなり、例えば最も浅いコンタクトホールに対して適
切な埋込み厚さを選ぶと、最も深いコンタクトホールで
はその充填率が低下し埋込み厚さが充分ではなくなっ
て、コンタクトホールの上部に大きな段差が残り、スパ
ッタ等によりこのコンタクトホール上に形成される配線
金属膜のカバレッジ性が悪化して配線の信頼性が低下す
るという問題を生じていた。
そこで本発明は、深さの異なるコンタクトホールに、
大差のない充填率で導電体層を埋込むことが可能な方法
を提供して、埋込み後の深さの異なるコンタクトホール
上部の段差を、総て配線金属膜の良好なカバレッジの得
られる低い段差に収めることを目的とする。
大差のない充填率で導電体層を埋込むことが可能な方法
を提供して、埋込み後の深さの異なるコンタクトホール
上部の段差を、総て配線金属膜の良好なカバレッジの得
られる低い段差に収めることを目的とする。
上記課題は、コンタクトホール内のみに、選択気相成
長手段により該コンタクトホール底部の下地導電性基体
に接する導電体層を埋込むに際して、該コンタクトホー
ル底部の下地導電性基体の表出面積と該コンタクトホー
ルの開口面積との比率を相対的に変化させることによっ
て、該コンタクトホール内への該導電体層の埋込み速度
を制御する工程を含む本発明による半導体装置の製造方
法、又は、 同一基板上の絶縁膜に形成さた深さの異なる複数のコ
ンタクトホール内に、選択気相成長手段により該コンタ
クトホール底部の下地導電性基体に接する導電体層を同
時に埋込んで、該コンタクトホール部の該絶縁膜上面に
対する段差を軽減する工程を有する半導体装置の製造方
法において、該深さの異なる複数のコンタクトホールを
形成するに際して、 浅いコンタクトホールにおける上部開口面積に対する
底部の下地導電性基体表出面積との比率を、深いコンタ
クトホールにおける前記比率より小さく形成するか、或
いは、浅いコンタクトホールの下部に配設される下地導
電性基体の少なくとも該コンタクトホールの底部に表出
する領域を、深いコンタクトホールの底部に表出する下
地導電性基体であるSi面よりも選択気相成長における成
長核形成速度の遅い導電性材料であるWSi2により形成す
る工程を含む本発明による半導体装置の製造方法によっ
て解決される。
長手段により該コンタクトホール底部の下地導電性基体
に接する導電体層を埋込むに際して、該コンタクトホー
ル底部の下地導電性基体の表出面積と該コンタクトホー
ルの開口面積との比率を相対的に変化させることによっ
て、該コンタクトホール内への該導電体層の埋込み速度
を制御する工程を含む本発明による半導体装置の製造方
法、又は、 同一基板上の絶縁膜に形成さた深さの異なる複数のコ
ンタクトホール内に、選択気相成長手段により該コンタ
クトホール底部の下地導電性基体に接する導電体層を同
時に埋込んで、該コンタクトホール部の該絶縁膜上面に
対する段差を軽減する工程を有する半導体装置の製造方
法において、該深さの異なる複数のコンタクトホールを
形成するに際して、 浅いコンタクトホールにおける上部開口面積に対する
底部の下地導電性基体表出面積との比率を、深いコンタ
クトホールにおける前記比率より小さく形成するか、或
いは、浅いコンタクトホールの下部に配設される下地導
電性基体の少なくとも該コンタクトホールの底部に表出
する領域を、深いコンタクトホールの底部に表出する下
地導電性基体であるSi面よりも選択気相成長における成
長核形成速度の遅い導電性材料であるWSi2により形成す
る工程を含む本発明による半導体装置の製造方法によっ
て解決される。
第１図（ａ）〜（ｄ）は本発明の原理説明用工程断面
図で、（イ）は深いコンタクトホール部、（ロ）は浅い
コンタクトホール部を示す。
図で、（イ）は深いコンタクトホール部、（ロ）は浅い
コンタクトホール部を示す。
本発明に係る一方法においては、第１図（ａ）に示す
ように、下地導電性基体１上の絶縁膜２にコンタクトホ
ールを形成する際に、予め、浅いコンタクトホール3Bに
おける開口面積即ち開口径（D3B）と底部の下地導電性
基体の表出面積即ち下地導電性基体表出径（D1B）との
相対比率（D1B/D3B）を、コンタクトホール3Bの底部に
テーパ部５を設けることによって、深いコンタクトホー
ル3Aにおける開口径（D3A）と下地導電性基体表出径（D
1A）との相対比率（D1A/D3A）より小さく形成してお
く。
ように、下地導電性基体１上の絶縁膜２にコンタクトホ
ールを形成する際に、予め、浅いコンタクトホール3Bに
おける開口面積即ち開口径（D3B）と底部の下地導電性
基体の表出面積即ち下地導電性基体表出径（D1B）との
相対比率（D1B/D3B）を、コンタクトホール3Bの底部に
テーパ部５を設けることによって、深いコンタクトホー
ル3Aにおける開口径（D3A）と下地導電性基体表出径（D
1A）との相対比率（D1A/D3A）より小さく形成してお
く。
このようにして導電体層の選択気相成長を行うと、第
１図（ａ）の核形成過程において、選択気相成長におけ
る核形成が表面反応律速であって核の形成密度が一定に
なるために、深いコンタクトホール3Aの成長核104の数
は浅いコンタクトホール3Bの成長核104の数よりも多く
なる。
１図（ａ）の核形成過程において、選択気相成長におけ
る核形成が表面反応律速であって核の形成密度が一定に
なるために、深いコンタクトホール3Aの成長核104の数
は浅いコンタクトホール3Bの成長核104の数よりも多く
なる。
そして第１図（ｂ）に示すように、浅いコンタクトホ
ール3Bにおいて、下地導電性基体表出径（D1B）に対応
するテーパ部５内に導電体層４が成長せしめられている
間は、その堆積厚さ（tB1）は深いコンタクトホール3B
内の堆積厚さ（tA1とほぼ等しい。
ール3Bにおいて、下地導電性基体表出径（D1B）に対応
するテーパ部５内に導電体層４が成長せしめられている
間は、その堆積厚さ（tB1）は深いコンタクトホール3B
内の堆積厚さ（tA1とほぼ等しい。
次いで第１図（ｃ）に示すように、堆積が進んで浅い
コンタクトホール3Bにおいて堆積厚さが前記テーパ部５
を越えた時点で成長は横方向へも進行し、この過程で浅
いコンタクトホール3B内の上方へ向かう導電体層４の堆
積速度は、深いコンタクトホール3A内の導電体層４の上
方へ向かう堆積速度より大幅に遅れる。
コンタクトホール3Bにおいて堆積厚さが前記テーパ部５
を越えた時点で成長は横方向へも進行し、この過程で浅
いコンタクトホール3B内の上方へ向かう導電体層４の堆
積速度は、深いコンタクトホール3A内の導電体層４の上
方へ向かう堆積速度より大幅に遅れる。
そして第１図（ｄ）に示すように、更に成長が進んで
堆積された導電体層４がコンタクトホール3Bの底部全域
を覆った時点で浅いコンタクトホール3B内の導電体層４
の上方へ向かう堆積速度は深いコンタクトホール3Aのそ
れと等しくなる。
堆積された導電体層４がコンタクトホール3Bの底部全域
を覆った時点で浅いコンタクトホール3B内の導電体層４
の上方へ向かう堆積速度は深いコンタクトホール3Aのそ
れと等しくなる。
この結果、浅いコンタクトホールの開口径と底部の導
電性基体表出径との相対比率を適切に選ぶことによっ
て、例えば深いストレートなコンタクトホール3Aと浅い
コンタクトホール3Bにおける見掛け上の堆積速度が変え
られ、それぞれのコンタクトホール3A、3Bに埋込まれた
導電体層４の上面と周囲の絶縁膜２の上面との段差を大
差のない微小段差d1及びd2に形成することが可能にな
る。
電性基体表出径との相対比率を適切に選ぶことによっ
て、例えば深いストレートなコンタクトホール3Aと浅い
コンタクトホール3Bにおける見掛け上の堆積速度が変え
られ、それぞれのコンタクトホール3A、3Bに埋込まれた
導電体層４の上面と周囲の絶縁膜２の上面との段差を大
差のない微小段差d1及びd2に形成することが可能にな
る。
また上記見掛け上の堆積速度は、コンタクトホールの
底部に表出する下地導電性基体の材質を変えることによ
っても変化させることができる。
底部に表出する下地導電性基体の材質を変えることによ
っても変化させることができる。
第２図は、下地導電性基体がシリコン（Si）の場合
（カーブＡ）と、タングステンシリサイド（WSi2）の場
合（カーブＢ）との、Ｗ層の成長時間と埋込み厚さ（堆
積厚さ）との関係を示した図であるが、この図に見られ
るように、成長核の形成速度の遅いWSi2を被成長基体に
用いた際には、成長当初の核形成過程において成長の遅
れを生じ、所定時間の成長が終わるまで上記遅れによる
厚さの差が持続される。従って浅いコンタクトホールの
下部の下地導電性基体には核形成速度の遅い物質を、深
いコンタクトホールの下部の下地導電性基体には核形成
速度の速い物質をそれぞれ用いることにより、前記本発
明の一方法同様に、導電体層埋込み後の浅いコンタクト
ホール及び深いコンタクトホール上部の段差を、大差な
い微小段差に形成することが可能になる。
（カーブＡ）と、タングステンシリサイド（WSi2）の場
合（カーブＢ）との、Ｗ層の成長時間と埋込み厚さ（堆
積厚さ）との関係を示した図であるが、この図に見られ
るように、成長核の形成速度の遅いWSi2を被成長基体に
用いた際には、成長当初の核形成過程において成長の遅
れを生じ、所定時間の成長が終わるまで上記遅れによる
厚さの差が持続される。従って浅いコンタクトホールの
下部の下地導電性基体には核形成速度の遅い物質を、深
いコンタクトホールの下部の下地導電性基体には核形成
速度の速い物質をそれぞれ用いることにより、前記本発
明の一方法同様に、導電体層埋込み後の浅いコンタクト
ホール及び深いコンタクトホール上部の段差を、大差な
い微小段差に形成することが可能になる。
以上により、同一基板上に形成される深さの異なるコ
ンタクトホール上部の段差は微小段差に均一化されるの
で、配線金属膜のカバレッジ性は向上し、配線の段切れ
が防止される。
ンタクトホール上部の段差は微小段差に均一化されるの
で、配線金属膜のカバレッジ性は向上し、配線の段切れ
が防止される。
以下本発明を、図示実施例により具体的に説明する。
第３図（ａ）〜（ｅ）は本発明の方法に係る一実施例
の工程断面図で、第４図（ａ）〜（ｂ）は本発明の方法
に係る他の実施例の工程断面図である。
の工程断面図で、第４図（ａ）〜（ｂ）は本発明の方法
に係る他の実施例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第３図（ａ）参照 本発明の方法を適用して、例えば、半導体基板面に接
続する第２層配線と、第１層配線に接続する第２層配線
を有する多層配線構造の半導体装置を形成するに際して
は、例えば、第１、第２の不純物拡散領域12A、12Bが形
成されたSi基板11上に、化学気相成長（CVD）法により
厚さ5000Å程度の二酸化シリコン（SiO2）下層絶縁膜13
を形成し、次いで通常のフォトリソグラフィによりこの
SiO2下層絶縁膜13に例えば第２の不純物拡散領域12Bを
表出するコンタクトホール14を形成し、厚さ3000Å程度
のポリSi層の気相成長、このポリSi層への不純物の導
入、パターニングを行って、前記コンタクトホール14を
介し第１の不純物拡散領域12B上からSiO2下層絶縁膜13
に導出されたポリSi下層配線15を形成し、次いで熱酸化
によりこのポリSi下層配線15の表面に厚さ500Å程度の
熱酸化SiO2膜16を形成した後、この下層配線15形成面上
にプラズマCVD法により厚さ5000Å程度のCVD−SiO2層間
絶縁膜17を形成する。
続する第２層配線と、第１層配線に接続する第２層配線
を有する多層配線構造の半導体装置を形成するに際して
は、例えば、第１、第２の不純物拡散領域12A、12Bが形
成されたSi基板11上に、化学気相成長（CVD）法により
厚さ5000Å程度の二酸化シリコン（SiO2）下層絶縁膜13
を形成し、次いで通常のフォトリソグラフィによりこの
SiO2下層絶縁膜13に例えば第２の不純物拡散領域12Bを
表出するコンタクトホール14を形成し、厚さ3000Å程度
のポリSi層の気相成長、このポリSi層への不純物の導
入、パターニングを行って、前記コンタクトホール14を
介し第１の不純物拡散領域12B上からSiO2下層絶縁膜13
に導出されたポリSi下層配線15を形成し、次いで熱酸化
によりこのポリSi下層配線15の表面に厚さ500Å程度の
熱酸化SiO2膜16を形成した後、この下層配線15形成面上
にプラズマCVD法により厚さ5000Å程度のCVD−SiO2層間
絶縁膜17を形成する。
第３図（ｂ）参照 次いで上記基板上に、ポリSi下層配線15に対する浅い
コンタクトホールを形成する部分に、コンタクトホール
の上部開口径の1/2程度の例えば0.5μｍ程度の径のエッ
チング窓19を有する第１のレジスト膜18を形成し、弗素
系のガスによるリアクティブイオンエッチング（RIE）
処理により、前記エッチング窓19に整合してCVD−SiO2
層間絶縁膜17と熱酸化SiO2膜16を貫通し、ポリSi下層配
線15面を表出する0.5μｍ程度の径のテーパ部用開孔20
を形成する。
コンタクトホールを形成する部分に、コンタクトホール
の上部開口径の1/2程度の例えば0.5μｍ程度の径のエッ
チング窓19を有する第１のレジスト膜18を形成し、弗素
系のガスによるリアクティブイオンエッチング（RIE）
処理により、前記エッチング窓19に整合してCVD−SiO2
層間絶縁膜17と熱酸化SiO2膜16を貫通し、ポリSi下層配
線15面を表出する0.5μｍ程度の径のテーパ部用開孔20
を形成する。
第３図（ｃ）参照 次いで上記レジスト膜18をマスクにし、希弗酸による
ウェットエッチング（wet）により前記テーパ部用開孔2
0の側面を再度エッチングし、所定の１μｍ程度の開口
径を有する深さ5500Å程度の浅いコンタクトホール21B
を形成する。なおこの際、エッチングレートの遅い熱酸
化SiO2膜16は殆どエッチングされず、テーパ部用開口20
が図のようにテーパ状に形成されるのみで底部の開口径
は元のまま維持された状態で残留する。
ウェットエッチング（wet）により前記テーパ部用開孔2
0の側面を再度エッチングし、所定の１μｍ程度の開口
径を有する深さ5500Å程度の浅いコンタクトホール21B
を形成する。なおこの際、エッチングレートの遅い熱酸
化SiO2膜16は殆どエッチングされず、テーパ部用開口20
が図のようにテーパ状に形成されるのみで底部の開口径
は元のまま維持された状態で残留する。
第３図（ｄ）参照 次いで第１のレジスト膜18を除去した後、この基板上
に、深いコンタクトホールを形成する場所に径１μｍ程
度のエッチング用開孔23を有する第２のレジスト膜22を
形成し、このレジスト膜22をマスクにしてRIE処理を行
い、CVD−SiO2層間絶縁膜17とその下部の熱酸化SiO2膜1
6を除去し、第１の不純物拡散領域12Aを表出する径１μ
ｍ程度、深さ10000Å程度の深いコンタクトホール21Aを
形成する。
に、深いコンタクトホールを形成する場所に径１μｍ程
度のエッチング用開孔23を有する第２のレジスト膜22を
形成し、このレジスト膜22をマスクにしてRIE処理を行
い、CVD−SiO2層間絶縁膜17とその下部の熱酸化SiO2膜1
6を除去し、第１の不純物拡散領域12Aを表出する径１μ
ｍ程度、深さ10000Å程度の深いコンタクトホール21Aを
形成する。
第３図（ｅ）参照 次いで、シランの還元による通常のＷの選択気相成長
方法、例えば６弗化タングステン（WF6）：モノシラン
（SiH4）：水素（H2）＝7:4.9:1000〔SCCM〕の組成を有
する成長ガスの0.2Torr程度圧力を有する雰囲気中で、2
50〜300℃程度で行われるＷの選択気相成長を２分間行
った。そしてこの気相成長により、深さ10000Å程度の
深いコンタクトホール21A内には厚さ3600Å程度のＷ埋
込み層24Aが深さ5500Å程度の浅いコンタクトホール21B
内には厚さ2000Å程度のＷ埋込み層24Bが堆積され、埋
込み層24A及び24Bの上面からコンタクトホール周囲のCV
D−SiO2層間絶縁膜17上面までの段差は、深いコンタク
トホール17A部で約6400Å、浅いコンタクトホール17B部
で約3500Åとなった。この結果、成長レートのばらつき
により浅いコンタクトホール部で埋込み層がオーバーフ
ローするのを避けるため従来方法で浅いコンタクトホー
ル21B内に上記実施例と同様に2000Åの厚さのＷ層を埋
込んだ際に、同様の厚さのＷ層が埋込まれる深いコンタ
クトホール21Bの埋込み層上部に形成される8000Åの段
差に比べてその段差が1600Å即ち20％程度軽減され、浅
いコンタクトホールと深いコンタクトホールの上記段差
の差は、従来方法に比べ約35％程度縮小された。
方法、例えば６弗化タングステン（WF6）：モノシラン
（SiH4）：水素（H2）＝7:4.9:1000〔SCCM〕の組成を有
する成長ガスの0.2Torr程度圧力を有する雰囲気中で、2
50〜300℃程度で行われるＷの選択気相成長を２分間行
った。そしてこの気相成長により、深さ10000Å程度の
深いコンタクトホール21A内には厚さ3600Å程度のＷ埋
込み層24Aが深さ5500Å程度の浅いコンタクトホール21B
内には厚さ2000Å程度のＷ埋込み層24Bが堆積され、埋
込み層24A及び24Bの上面からコンタクトホール周囲のCV
D−SiO2層間絶縁膜17上面までの段差は、深いコンタク
トホール17A部で約6400Å、浅いコンタクトホール17B部
で約3500Åとなった。この結果、成長レートのばらつき
により浅いコンタクトホール部で埋込み層がオーバーフ
ローするのを避けるため従来方法で浅いコンタクトホー
ル21B内に上記実施例と同様に2000Åの厚さのＷ層を埋
込んだ際に、同様の厚さのＷ層が埋込まれる深いコンタ
クトホール21Bの埋込み層上部に形成される8000Åの段
差に比べてその段差が1600Å即ち20％程度軽減され、浅
いコンタクトホールと深いコンタクトホールの上記段差
の差は、従来方法に比べ約35％程度縮小された。
なお、上記実施例の方法においては、浅いコンタクト
ホール21Bの底部に形成されるテーパ部の開口径を更に
小さくして、浅いコンタクトホールと深いコンタクトホ
ール内の見掛け上の埋込み層の堆積速度の差を大きくす
ることにより、前記深いコンタクトホール21A部におけ
る段差軽減の効果をより一層高めることができる。
ホール21Bの底部に形成されるテーパ部の開口径を更に
小さくして、浅いコンタクトホールと深いコンタクトホ
ール内の見掛け上の埋込み層の堆積速度の差を大きくす
ることにより、前記深いコンタクトホール21A部におけ
る段差軽減の効果をより一層高めることができる。
第４図（ａ）参照 また、本発明に係る他の方法においては、例えば第
１、第２のの不純物拡散領域12A、12Bを有するSi基板11
上のSiO2下層絶縁膜13に形成した例えば第２の不純物拡
散領域12Bを表出するコンタクトホール14上に、例えば
厚さ2000Å程度のWSi2下層配線25を形成し、この下層配
線形成面上に厚さ5000Å程度のCVD−SiO2層間絶縁膜17
を形成し、次いで上記CVD−SiO2層間絶縁膜17を貫いてW
Si2下層配線25を表出する深さ5000Å程度の浅いコンタ
クトホール26Bと、CVD−SiO2層間絶縁膜17及びSiO2下層
絶縁膜13を貫いて第１の不純物拡散領域12Aを表出する
深さ10000Å程度の深いコンタクトホール26Aを同時に形
成する。
１、第２のの不純物拡散領域12A、12Bを有するSi基板11
上のSiO2下層絶縁膜13に形成した例えば第２の不純物拡
散領域12Bを表出するコンタクトホール14上に、例えば
厚さ2000Å程度のWSi2下層配線25を形成し、この下層配
線形成面上に厚さ5000Å程度のCVD−SiO2層間絶縁膜17
を形成し、次いで上記CVD−SiO2層間絶縁膜17を貫いてW
Si2下層配線25を表出する深さ5000Å程度の浅いコンタ
クトホール26Bと、CVD−SiO2層間絶縁膜17及びSiO2下層
絶縁膜13を貫いて第１の不純物拡散領域12Aを表出する
深さ10000Å程度の深いコンタクトホール26Aを同時に形
成する。
第４図（ｂ）参照 次いで前記実施例と同様の、例えばWF6:SiH4:H2＝7:
4.9:1000〔SCCM〕の組成を有する成長ガスの0.2Torr程
度圧力を有する雰囲気中で、250〜300℃程度で行われる
Ｗの選択気相成長を３分間行った。この結果、浅いコン
タクトホール26B内には厚さ3700Å程度のＷ埋込み層24B
が形成され、深いコンタクトホール26A内には厚さ5000
Å程度のＷ埋込み層24Aが形成され、従来の方法で成長
速度のばらつきによる浅いコンタクトホールからの埋込
み層のオーバフローをなくすことを考慮して浅いコンタ
クトホール26B内に3700Å程度Ｗ埋込み層を充填した
際、同時に同時の厚さの埋込み層が充填される深いコン
タクトホールの埋込み層上部に形成される段差6300Åに
比べて、その段差を1300Å、即ち20％程度減少させるこ
とができ、浅いコンタクトホールと深いコンタクトホー
ルの上記段差の差も、従来方法に比べ約25％程度縮小さ
れた。
4.9:1000〔SCCM〕の組成を有する成長ガスの0.2Torr程
度圧力を有する雰囲気中で、250〜300℃程度で行われる
Ｗの選択気相成長を３分間行った。この結果、浅いコン
タクトホール26B内には厚さ3700Å程度のＷ埋込み層24B
が形成され、深いコンタクトホール26A内には厚さ5000
Å程度のＷ埋込み層24Aが形成され、従来の方法で成長
速度のばらつきによる浅いコンタクトホールからの埋込
み層のオーバフローをなくすことを考慮して浅いコンタ
クトホール26B内に3700Å程度Ｗ埋込み層を充填した
際、同時に同時の厚さの埋込み層が充填される深いコン
タクトホールの埋込み層上部に形成される段差6300Åに
比べて、その段差を1300Å、即ち20％程度減少させるこ
とができ、浅いコンタクトホールと深いコンタクトホー
ルの上記段差の差も、従来方法に比べ約25％程度縮小さ
れた。
なお本発明の方法は、上記実施例に限らず、埋込み層
に銅、Ｗ以外の高融点金属、高融点金属のシリサイドを
用いても同様の効果が得られる。
に銅、Ｗ以外の高融点金属、高融点金属のシリサイドを
用いても同様の効果が得られる。
以上説明したように本発明によれば、同一基板上に形
成されている浅いコンタクトホールと深いコンタクトホ
ール内に、選択気相成長により導電体層を同時に埋込ん
だ後に、浅いコンタクトホール上部に形成される段差と
深いコンタクトホール上部に形成される段差の差を従来
に比べ縮小し、大差ない微小段差に形成できる。
成されている浅いコンタクトホールと深いコンタクトホ
ール内に、選択気相成長により導電体層を同時に埋込ん
だ後に、浅いコンタクトホール上部に形成される段差と
深いコンタクトホール上部に形成される段差の差を従来
に比べ縮小し、大差ない微小段差に形成できる。
従って本発明は、深さの異なるコンタクトホールを有
する多層配線構造の半導体装置等の製造において、配線
の段切れによる歩留りや信頼性の低下を防止する効果を
有する。
する多層配線構造の半導体装置等の製造において、配線
の段切れによる歩留りや信頼性の低下を防止する効果を
有する。
第１図（ａ）〜（ｄ）は本発明の原理説明用工程断面
図、 第２図は下地導電性基体がSi及びWSi2の場合のＷの成長
時間と埋込み厚さの関係図、 第３図（ａ）〜（ｅ）は本発明の方法に係る一実施例の
工程断面図、 第４図（ａ）〜（ｂ）は本発明の方法に係る他の実施例
の工程断面図である。 図において、 １は下地導電性基体、 ２は絶縁膜、 3Aは深いコンタクトホール、 3Bは浅いコンタクトホール、 ４は導電体層、 ５はテーパ部、 104は成長核、 D3A、D3Bはコンタクトホールの上部開口径、 D1A、D1Bは下地導電性基体の表出径、 tA1及びtB1は堆積厚さ を示す。
図、 第２図は下地導電性基体がSi及びWSi2の場合のＷの成長
時間と埋込み厚さの関係図、 第３図（ａ）〜（ｅ）は本発明の方法に係る一実施例の
工程断面図、 第４図（ａ）〜（ｂ）は本発明の方法に係る他の実施例
の工程断面図である。 図において、 １は下地導電性基体、 ２は絶縁膜、 3Aは深いコンタクトホール、 3Bは浅いコンタクトホール、 ４は導電体層、 ５はテーパ部、 104は成長核、 D3A、D3Bはコンタクトホールの上部開口径、 D1A、D1Bは下地導電性基体の表出径、 tA1及びtB1は堆積厚さ を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大場 隆之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−184848（ＪＰ，Ａ) 特開 平１−184849（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51
Claims (3)
- 【請求項１】コンタクトホール内のみに、選択気相成長
手段により該コンタクトホール底部の下地導電性基体に
接する導電体層を埋め込むに際して、 該コンタクトホール底部の下地導電性基体の表出面積と
該コンタクトホールの開口面積との比率を相対的に変化
させることによって、該コンタクトホール内への該導電
体層の埋込み速度を制御する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】同一基板上の絶縁膜に形成された深さの異
なる複数のコンタクトホール内に、選択気相成長手段に
より該コンタクトホール底部の下地導電性基体に接する
導電体層を同時に埋込んで、該コンタクトホール部の該
絶縁膜上面に対する段差を軽減する工程を有する半導体
装置の製造方法において、 該深さの異なる複数のコンタクトホールを形成するに際
して、 浅いコンタクトホールにおける上部開口面積に対する底
部の下地導電性基体表出面積の比率を、深いコンタクト
ホールにおける前記比率より小さく形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】同一基板上の絶縁膜に形成された深さの異
なる複数のコンタクトホール内に、選択気相成長手段に
より該コンタクトホール底部の下地導電性基体に接する
導電体層を同時に埋込んで、該コンタクトホール部の該
絶縁膜上面に対する段差を軽減する工程を有する半導体
装置の製造方法において、 浅いコンタクトホールの下部に配設される下地導電性基
体の少なくとも該コンタクトホールの底部に表出する領
域を、深いコンタクトホールの底部に表出する下地導電
性基体であるSi面よりも選択気相成長における成長核形
成速度の遅い導電性材料であるWSi2により形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106047A JP2782912B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106047A JP2782912B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043934A JPH043934A (ja) | 1992-01-08 |
| JP2782912B2 true JP2782912B2 (ja) | 1998-08-06 |
Family
ID=14423721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106047A Expired - Lifetime JP2782912B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782912B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618196B2 (ja) * | 1988-01-14 | 1994-03-09 | 工業技術院長 | 多層配線の製造方法 |
-
1990
- 1990-04-20 JP JP2106047A patent/JP2782912B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043934A (ja) | 1992-01-08 |
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