JPS58216441A - 半導体装置の多層配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明は、半導体装置の製造方法に関し、特にコンタ
クト電極と配線層との接続、或いは、多層配線相互間の
接続などに必要とされるスルーホールの構造に関する。

〔従来技術とその間鮪点〕

半導体装置において、高集積化は、技術上、最大の課題
であ抄、その為に素子の微細化を目的とする微細加工技
術が、高集積化実現の為の主な技術方向である。

この様な状況下、半導体装置の高集積化は、その速度を
ゆるめることなく、より微細な加工技術が要求され、配
線層の多層化もその例外ではない。

これらの要求に対し、現在は、縮小露光投影法及びＥＩ
Ｂ直接描画等によるフォトレジストの形成と、反応性イ
オンエツチング（ＲＩ　Ｅ）との組み合わせによって、
サブミクロンまでのかなりの精度で加工することが出来
るようになった。

ところが現在のように微細加工が実現され素子の高集積
化が進むにつれ多層配線技術特にスルーホールの微細化
にあらだな問題が生じてきた。

多層配線において、スルーホール径を小さくすることは
、配線層の微細化とともに集積度を上げる為に重要なこ
とである。スルーホール径を小さくすると理想的には、
第１図（ａ）に示すように、第１配線３上にスルーホー
ル５が形成され、配線層間゛を狭くすることが出来るは
ずである。しかし、実際には写真蝕刻法による重ね合わ
せ精度等の問題から、第１図（＋））に示すように第１
配線層３の巾をスルーホール部分で大きくシ、余裕を持
たせている。この為配線層間を狭くするには限界があり
、高集積化の１つのブレーキになっている。

更に表１に示すように、例えばＡｌ）／ｈ１３の２層配
線において、スルーホール径を３μｍ×３μｍから１μ
ｍＸ１μｍＫすると、接触面積の縮小化の為にその接触
抵抗は、１０倍にもなり、高集積化の目的とは逆に、回
路の動作速度を低下さぜるととＫなる。

また、これが３層、４層と多層になるにつれ大きな問題
になることは当然予想される。

表１ 微細加工精度については、今後露光装置の性能向上とと
もに解決されるであろう。しかし接触抵抗の増加につい
ては、未だ解決のメトが立たず、たとえ回路変更を行な
ったとしても、その根本的な解決にはならない。

〔発明の目的〕 本発明は、このような多層配線技術が抱えている問題を
解決する為釦なされたもので、これによって、スルーホ
ール径を縮小しても従来のようにコンタクト抵抗の値が
高く々らず回路の高集積。

高速化を実現することができる。

〔発明の概要〕

即ち本発明は、多層配線において、眉間絶縁膜のスルー
ホールを形成した後、スルーポール下の露出している下
層配線層を、エツチングすること・を特徴とするもので
ある。

〔発明の効果〕

例えば第２図（、）に示すように、従来のスルーポール
は、配線層３（Ａｇなど）上に決められた寸法で、四方
が層間絶縁膜４（二酸化硅素膜々ど）で囲まれた形に形
成され、この部分が上層配線層と接続するわけである。

この場合、上層配線層との接触面積は、３μｍ×３μｍ
のスルーホールで９μｍ’であり、素子の微細化から１
μｍＸ１μｍスルーホールになると、その面積は、１μ
Ｍとなり表１で示し述べたように１接触抵抗が１０倍も
高くなり、たとえ微細多層配線を実現できたとしても、
逆に回路の動作速度を低下させることになり、微細化の
効果が失われてしまう。

これに対し、本発明では第２図（ｂ）に示すように層間
絶縁膜４にスルーポールを形成した後、このスルーホー
ル下の露出している配線層３を途中までエツチングする
。いわゆる、従来のスルーホール側面が層間絶縁膜４（
二酸化硅素膜など）であるのに対し、配線層３で囲まれ
ていると云うことである。この構造から、接触面積は、
３μｍＸ３μｍのスルーホール、配線＃３の膜厚１．０
μ、エツチング残りを０．５μとして、（３μｍｘ、３
μｍ）−ト（３μｍＸ０．５μｍ）Ｘ４＝１５μｍ２と
なり、更に１μｍＸ１μｍスルーホールでは、（１μｍ
Ｘ１μｍ）＋（１μｍＸ０．５μｍ）Ｘ４＝３μｍ′と
なり、従来のスルーホール構造に比べ３倍も大きく、多
層配線における微細化特にスルーホール径の縮小による
接触抵抗の増化を押えることができ、素子の微細化・回
路の高速化を実現することができる。第２図（ｃ）は、
配線層−３に形成されたスルーホール５の斜視図である
。

或いは第２図（ｄ）に示すように、配線層３（Ａ）など
）を形成する時点に、あらかじめスルーホール５が形成
される部分の配線層が全て除去された形に形成する。こ
の構造から、接触面積は、３μｍ×３μｍのスルーホー
ル、配線層３の膜厚１．０μとして（３μｍＸ１μｍ　
）　Ｘ　４　＝　１２μｍ！となり、更に１μｍＸ１μ
ｍスルーホールでは、（］４μｍＸ１ｍ）Ｘ４＝４μｍ
２となり、従来のスルーホール構造に比べ４倍も大きく
、多層配線における微細化特にスルーホール径の縮小に
よる接触抵抗の増化を押えることができ、素子の微細化
・回路の高速化を実現することができる。

〔発明の実施例〕

以下に本発明の実施例について述べる。

第３図（１）に示すように、シリコン基板１に例えば厚
さ０．５μｍの二酸化硅素膜２を形成し、その上に、例
えば厚さ１．０μｍのＡ、、ｅ膜３を蒸着する。その後
フォトレジストを塗布し、写真蝕刻法により形成された
フォトレジスト膜をマスクにエツチングを行表い、Ｍ膜
の第１配線層３を形成する。その後第３図（ｂ）　Ｋ示
すようＫ　８　ｌＨ，−０，系ガスを用い減圧ＣＶＤ法
により、例えば１．０μｍの二酸化硅素膜４を堆積し、
更に表面にフォトレジストを塗布し写真蝕刻法によって
、フォトレジスト膜６を形成し、これをマスクに例えば
ＣＦ、−Ｈ，系ガスを用い、反応性イオンエツチングを
行ない、二酸化硅素膜４にスルーホール５を形成する。

その後第３図（ｃ）に示すようＫこの状態で、例えばＣ
ＣＪ４−　ｃＪ１系ガスを用い、反応性イオンエツチン
グを行ない、スルーホール下の第１配線層３をエツチン
グして凹型部を形成する。この時のエツチング量は、０
．１μｍ〜０．８μｍｉで変えることにより、接触面積
を任意に変えることができる。その後、フォトレジスト
膜６をＯ，プラズマで灰化除去し、第３図（ｄ）に示す
ように１上配形成されたスルーホールを介して、例えば
υ膜の第２配線層７を形成する。

このような方法によって製造された半導体装置のスルー
ホールは、たとえスルーホール径が小さくとも、第２図
（ｂ）で説明したように、第２配線層が第１配線層と接
続する面積が広く、例えば３μｍＸ３μｍスルーホール
で、従来９μｍ！の接続面積が、゛本構造では、第１配
線層膜厚１μｍで、エツチング残りが０．５μｍの場合
、１つの側面で０．５μｍＸ３μｍ＝１．５μｍ！とな
り４つの側面で１．５４ｍ”　Ｘ４＝６４−更にスルー
ホール分で３μｍＸ３μ−＝９μｍ２　合計１５μｍ！
となる。これは、従来のスルーホール径で３．８７μｍ
Ｘ　３．８７μｍＫμｍ中る。（ちなみに従来２μｍＸ
２μｍスルーホールが、本構造では、２．８３μｍＸ２
．８３μｍスルーホールに相当する。）ここではエツチ
ング深さはコンタクトホール巾のＶ６とした。この様に
１／６以上にすると極めて大きな効果が得られる。　　
　　□゛コンタクト径小さい時には、１７３以上にする
事も可能である。

次に本発明の信実軸側について述べる。

第４図（８）Ｋ示すように１シリコン基板１に例えば厚
さ０．５μｍの二酸化硅素膜２を形成し、その上に１例
えば厚さ１．０μｍのＡｎ−８１膜３を蒸着する。

その後、フォトレジストを塗布し、写真蝕刻法によりフ
ォトレジスト４を形成。これをマスクに、Ａ！−１膜３
の第１配線層を形成するとともｋ、スルーホール部分５
のＡ、＃−８１をエツチング除去する。

第４図（ｂ）は、その斜視図である。

その後第４図（ｃ）に示すようＶｃＳＩＨ，−０，系ガ
スを用いたプラズマＣＶＤ法により例えば厚さ０．８μ
ｍの二酸化硅素膜６を堆積し、さらに８１Ｈ４−ＮＨ，
系ガスを用いて厚さ０．８μｍの窒化硅素膜７を堆積す
る。

その後上記窒化硅素膜７及び二酸化硅素膜６をＯＦ、−
Ｈ，系ガスでエツチングし、平担化を行なう。

その後第４図（ｄ）に示すようにフォトレジストを塗布
し、写真蝕刻法によってフォトレジスト膜８を残し、こ
れをマスクに１例えば、ＣＦ、−Ｈ，系ガスＰｃｏ、ガ
スを混入し、平担化された二酸化硅素膜６をエツチング
し、スルーホール５を形成する。

ここでエツチングガス（ＣＦ４−　Ｈｚ　）Ｋ　Ｏｔを
混入させるととｋより、エツチングはフォトレジスト膜
８が灰化されながら、二酸化硅素膜６がエツチングされ
るので、形成されたスルーホール端は清らかになる。（
第４図（ｅ））その後、フォトレジスト膜８を０．プラ
ズマで灰化、除去し、第４図（ｆ）に示すように、上記
形成されたスルーホールを介して、例えばｕ−８１膜９
の第２電極配線層を形成し、電極配線層間の接続を行な
う。

このような方法によって製造された半導体装置のスルー
ホールは、例えば３μｍＸ３μｍスルーホールで、従来
９μｍ２の接続面積が、本構造では、第１配線層膜厚１
μｍの場合、１つの側面で１３ｍＸ３μｍ＝３μｍ！と
なり４つの側面で３μｍ”Ｘ４＝１２μｍ１となる。こ
れは、従来のスルーホール径で３．５μｍＸ３．５μｍ
に相当する。（ちなみに従来２μｍＸ２μｍスルーホー
ルが、本構造では、２．８μｍＸ２．８μｍスルーホー
ルに相当する。）実際Ｋ、この効果が大きく表われるの
は、スルーホール径が２μｍ以下であり、多層配線技術
での微細化にとって重要なポイントになるであろう。

伺、上述した実施例方法において、電極配線層として、
ＡＡ−８１等の金属材料を用いて説明したが、導電体材
料であれば、いかなるものを用いてもよく、例えばシリ
サイド化された材料、また場合によっては、ｐｏｌｙ−
８１等も採用の対称となる。

また、本発明に係る製造方法では、二酸化硅素の層間膜
にスルーホール部を開孔する際、フォトレジストをマス
クにエツチングを行々つたが、眉間膜を堆積形成する前
に１第１配線層のスルーホール部分を、スペーサ、例え
ばレジスト膜で覆うなどいわゆるリフト・オフ法を用い
れば眉間膜にスルーホールを開孔する工程が省略され、
製造工程の簡略化及びスルーホールの位置を確実忙開孔
することができるという利点がある。

以上説明したように、本発明に係る半導体装置の多層配
線構造によれば、素子の微細化によるスルーホール径の
縮小に伴なうコンタクト抵抗の増加を押えることができ
、素子の微細化を達成し、回路の高集積、高速化を実現
することができる。

【図面の簡単な説明】 第１図（Ｒ）　（ｂ）は、従来の多層配線のスルーホ−
ル位置の平面図、第２図（ａ）　（ｂ）　（ｄ）は、従
来のスルーホール形状と本発明のスルーホール形状を説
明する図、第２図（Ｃ）はその斜視図、第３図（、）〜
（ｄ）及び第４図（、）、（ｃ）〜（ｆ）は、本発明に
係る半導体装置の製造方法の一実施例を示す断面図、第
４図（ｂ）は斜視図である。図において、 １・・・シリコン基板、 ２・・・二酸化硅素膜、 ３・・・第１配線層（ｋ（３膜）、 ４・・・フォトレジスト膜、 ５・・・スルーホール部、 ６・・・二酸化硅素膜（プラズマＣＶＤ法）、７・・・
二酸化窒化膜（）。 代理人　弁理士　則近　憲　佑　（はが１名）　　　　
　　　１第！図 （ 第３図 （αＪ 第２図 （ ｔｄ） ｃｂ へｌ ベー へｌ 〜グ ーーーーーーーーーーーーーーーーーー：一一／第　十
　図 一一一−−−−−−−−ごｌ

Claims (1)

【特許請求の範囲】
1. （１）多層配線構造を有する半導体装置において、上層
   配線と下層配線の接続部である接続孔で、接続孔直下の
   下層配線層が凹型にエツチング除去さく２）多層配線構
   造゛を有する半導体装置において、上層配線と下層配線
   の接続部である接続孔で、接続孔直下の下層配線層がエ
   ツチング除去され、上