JPS62145817A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62145817A JPS62145817A JP28875385A JP28875385A JPS62145817A JP S62145817 A JPS62145817 A JP S62145817A JP 28875385 A JP28875385 A JP 28875385A JP 28875385 A JP28875385 A JP 28875385A JP S62145817 A JPS62145817 A JP S62145817A
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- JP
- Japan
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- insulating film
- interlayer insulating
- semiconductor device
- layer
- lower layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２ｒ＠構造の多層配線半導体装置の製造方法に
関し、特にスルー・ホールの形成に適する層間絶縁膜の
形成力法に関する。
関し、特にスルー・ホールの形成に適する層間絶縁膜の
形成力法に関する。
（従来の技術）
多層配線半導体装置の各層間絶縁膜は、従来、全て同一
の絶縁膜材（例えば二酸化シリコンまたは窒化シリコン
）を用いて形成される。
の絶縁膜材（例えば二酸化シリコンまたは窒化シリコン
）を用いて形成される。
（発明が解決しようとする問題点）
しかしながら、このように層間絶縁膜の材質が全て同一
であると、スルー・ホールの形成について幾つかの制約
が生じる。すなわち、その位置が必ず下層金属配線の導
体幅の内側に来るように形成されなけれはならないとい
う制約を受ける。若しも形成位置がズして下層金属配線
導体の外縁と交叉するようなことがあると、上層および
下層の層間絶縁膜のエッチング速度に違いがないので、
エッチングは配線導体上で全て止まらず、その一部は導
体の側縁に沿って下層の層間絶縁膜までもエッチングす
る事故をおこす。この際、全てに二酸化シリコン（Ｓｉ
Ｏりが用いられていると、スルー・ホールの窓明けによ
り基板の絶縁酸化膜までが工、チングされ、短絡または
＋層配線の段切れ事故などの事故をおこすようになる。
であると、スルー・ホールの形成について幾つかの制約
が生じる。すなわち、その位置が必ず下層金属配線の導
体幅の内側に来るように形成されなけれはならないとい
う制約を受ける。若しも形成位置がズして下層金属配線
導体の外縁と交叉するようなことがあると、上層および
下層の層間絶縁膜のエッチング速度に違いがないので、
エッチングは配線導体上で全て止まらず、その一部は導
体の側縁に沿って下層の層間絶縁膜までもエッチングす
る事故をおこす。この際、全てに二酸化シリコン（Ｓｉ
Ｏりが用いられていると、スルー・ホールの窓明けによ
り基板の絶縁酸化膜までが工、チングされ、短絡または
＋層配線の段切れ事故などの事故をおこすようになる。
従来、このような事故を避けるため、下層金属配線の導
体幅の一部を廣幅に設定しその内側に収まるように位置
決めされてスルー−ホールは形成される。従って、配線
導体のピッチ間隔は大きく微細配線構造の多層配線半導
体装置の製造に支障を与える。
体幅の一部を廣幅に設定しその内側に収まるように位置
決めされてスルー−ホールは形成される。従って、配線
導体のピッチ間隔は大きく微細配線構造の多層配線半導
体装置の製造に支障を与える。
本発明の目的は、上記の情況に鑵み、微細配線構造の構
成に効果ある層間絶縁膜の形成工程を備えた半導体装置
の製造方法を提供することである。
成に効果ある層間絶縁膜の形成工程を備えた半導体装置
の製造方法を提供することである。
本発明の半導体装置の製造方法は、２ｒ＠構造の多層配
線半導体装置の層間絶縁膜の形成工程において、同一の
エッチング剤に対しそｎぞれ異なるエッチング速度を有
する２つの絶縁膜材を準備し、前記エッチング速度の小
なる方の絶縁膜材を下層に配し上層および下層それぞれ
の層間絶縁膜を形成することを含む。
線半導体装置の層間絶縁膜の形成工程において、同一の
エッチング剤に対しそｎぞれ異なるエッチング速度を有
する２つの絶縁膜材を準備し、前記エッチング速度の小
なる方の絶縁膜材を下層に配し上層および下層それぞれ
の層間絶縁膜を形成することを含む。
（問題点を解決するだめの手段）
すなわち、本発明によれば、上層および下層の層間絶縁
膜には共通のエッチング剤に対しエッチング速度の異な
る絶縁膜材がそれぞれ使用されるこの際、下層の層間絶
縁膜はエッチング速度が小なる方の絶縁膜材で形成され
る。
膜には共通のエッチング剤に対しエッチング速度の異な
る絶縁膜材がそれぞれ使用されるこの際、下層の層間絶
縁膜はエッチング速度が小なる方の絶縁膜材で形成され
る。
（作用）
このように下層が上層よシ小さなエッチング速度を備え
るように形成されると、仮りにスルｍ−ホールが下層金
属配線導体の外縁と交叉しこれを袴ぐように形成された
場合でも、エッチングはこの金属導体上で止まシ、下層
の層間絶縁膜ないし基板上の絶縁酸化膜までもエッチン
グする事故を生じることはない。以下図面を参照して本
発明の詳細な説明する。
るように形成されると、仮りにスルｍ−ホールが下層金
属配線導体の外縁と交叉しこれを袴ぐように形成された
場合でも、エッチングはこの金属導体上で止まシ、下層
の層間絶縁膜ないし基板上の絶縁酸化膜までもエッチン
グする事故を生じることはない。以下図面を参照して本
発明の詳細な説明する。
（実施例）
第１図（ａ）〜げ）は本発明の一実施例を示す層間絶縁
膜およびスルー・ホールの形成工程図である。
膜およびスルー・ホールの形成工程図である。
本実施例では、上層および下層の層間絶縁膜が二酸化シ
リコン（ｓｚｏｔ）およびボリミイド系樹脂でそれぞれ
形成された場合のスルー・ホールの形成工程を示す。
リコン（ｓｚｏｔ）およびボリミイド系樹脂でそれぞれ
形成された場合のスルー・ホールの形成工程を示す。
まず第１図（ａ）および（ｂ）に示すように、半導体基
板１上には絶縁シリコン酸化膜２および下層アルミ配線
導体３および４がそれぞれバターニングされ、更にこれ
らを埋め込むようにボリミイド系樹脂５が形成される。
板１上には絶縁シリコン酸化膜２および下層アルミ配線
導体３および４がそれぞれバターニングされ、更にこれ
らを埋め込むようにボリミイド系樹脂５が形成される。
ついで第１図（ｅｌの如くボリミイド系樹脂４の表面は
、例えばエッチ・バック技術を用いてエッチングされ、
配線導体３および４の高さまで平担化される。この工程
により下層層間絶縁膜６は表面を平担化されたボリミイ
ド系樹脂４を絶縁膜材として形成される。
、例えばエッチ・バック技術を用いてエッチングされ、
配線導体３および４の高さまで平担化される。この工程
により下層層間絶縁膜６は表面を平担化されたボリミイ
ド系樹脂４を絶縁膜材として形成される。
つぎにこの下層層間絶縁膜６上には上層の層間絶縁膜７
が二酸化シリコン（８＝Ｏｔ）ｔ″絶縁膜材として形成
される。〔第１図す）〕。 ここでスルー・ホールの開
口部８が選択された配線導体３と中心をズレせて穿設さ
れる。すなわち真上から見れば導体の外縁と交叉しこれ
を袴ぐ位置に形成される。このスルー・ホールの形成に
は、エッチング速度が上層の二酸化シリコン絶縁膜材に
は大きく、また、下層のボリミイド絶縁膜材には小さく
作用するエッチング剤（例えば四弗化炭素（Ｆ４）によ
る。プラズマまたは反応性インエッチング（ＲＩＥ）技
術が用いられる。このエッチング速度の相違により開口
部８はアルミ配線導体３との間に位置ズレが存在するに
も関わらず上層の層間絶縁膜７内のみに穿設される。第
１図（ｅ）はこのようにして開口部８が穿設される状態
を示したものである。従って、この開口部８上に第１図
（ｆ）に示すように上層のアルミ配線導体９をバターニ
ングして形成すれば、従来の如（この部分における下層
アルミ配線導体３の導体ｌｌ＠會広げることなく、アル
ミ配線導体３および９を開口部８によるスルー・ホール
を介し相互接続することができる。
が二酸化シリコン（８＝Ｏｔ）ｔ″絶縁膜材として形成
される。〔第１図す）〕。 ここでスルー・ホールの開
口部８が選択された配線導体３と中心をズレせて穿設さ
れる。すなわち真上から見れば導体の外縁と交叉しこれ
を袴ぐ位置に形成される。このスルー・ホールの形成に
は、エッチング速度が上層の二酸化シリコン絶縁膜材に
は大きく、また、下層のボリミイド絶縁膜材には小さく
作用するエッチング剤（例えば四弗化炭素（Ｆ４）によ
る。プラズマまたは反応性インエッチング（ＲＩＥ）技
術が用いられる。このエッチング速度の相違により開口
部８はアルミ配線導体３との間に位置ズレが存在するに
も関わらず上層の層間絶縁膜７内のみに穿設される。第
１図（ｅ）はこのようにして開口部８が穿設される状態
を示したものである。従って、この開口部８上に第１図
（ｆ）に示すように上層のアルミ配線導体９をバターニ
ングして形成すれば、従来の如（この部分における下層
アルミ配線導体３の導体ｌｌ＠會広げることなく、アル
ミ配線導体３および９を開口部８によるスルー・ホール
を介し相互接続することができる。
本発明による開口部８の構造上の相違は、従来技術によ
るものとの比較によシ一層理解し得る。
るものとの比較によシ一層理解し得る。
６一
第２図は従来技術によるスルー・ホールの開口部構造を
示す断面図で、上層および下層の層間絶縁膜１０が全て
同一の二酸化シリコン絶縁膜材で形成された場合を示す
。第２図から明らかなように、従来技術によると下層ア
ルミ配線導体３と中心位置をズラせて開口部が穿設され
ると、エッチングは絶縁酸化膜２までに及んで行なわれ
、上層のアルミ配線導体９と基板１との間に短絡事故を
発生せしめる。
示す断面図で、上層および下層の層間絶縁膜１０が全て
同一の二酸化シリコン絶縁膜材で形成された場合を示す
。第２図から明らかなように、従来技術によると下層ア
ルミ配線導体３と中心位置をズラせて開口部が穿設され
ると、エッチングは絶縁酸化膜２までに及んで行なわれ
、上層のアルミ配線導体９と基板１との間に短絡事故を
発生せしめる。
以上詳細に説明したように、本発明によれば、スルー・
ホールの開口部を従来の如く下層金属配線の導体幅を広
げることなく、導体を袴って自由に形成し得るので配線
導体のピッチ間隔を狭めることが可能で微細配線構造の
２層配線半導体装置を容易に製造し得る。また、下層層
間絶縁膜の平担化技術の取入れも容易に行ない得るので
配線導体間の段差をきわめて小さくなし得る効果を有す
る。
ホールの開口部を従来の如く下層金属配線の導体幅を広
げることなく、導体を袴って自由に形成し得るので配線
導体のピッチ間隔を狭めることが可能で微細配線構造の
２層配線半導体装置を容易に製造し得る。また、下層層
間絶縁膜の平担化技術の取入れも容易に行ない得るので
配線導体間の段差をきわめて小さくなし得る効果を有す
る。
第１図（ａ）〜（ｆ）は本発明の一実施例を示す眉間絶
縁膜およびスルー・ホールの形成工程図、第２図は従来
技術によるスルー・ホールの開口部構造を示す断面図で
ある。 １・・・・・・半導体基板、２・・・・・・絶縁シリコ
ン酸化膜、３および４・・・・・・下層アルミ配線導体
、５・・・・・・ポリミイド系樹脂、６・・・・・・ボ
リミイド系樹脂からなる下層層間絶縁膜、７・・・・・
・ＳｉＯ３からなる上層層間絶縁膜、８・・・・・・ス
ルー・ホール開口部、９・・−・・・上階アルミ配線導
体、１０・・・・・・８ ｉ ０２からなる上層および
下層層間絶縁膜。 （ａ） （ｂ） ＣＣ） ８１ 図 （ｅ） （ｔ） 躬ｆ 図
縁膜およびスルー・ホールの形成工程図、第２図は従来
技術によるスルー・ホールの開口部構造を示す断面図で
ある。 １・・・・・・半導体基板、２・・・・・・絶縁シリコ
ン酸化膜、３および４・・・・・・下層アルミ配線導体
、５・・・・・・ポリミイド系樹脂、６・・・・・・ボ
リミイド系樹脂からなる下層層間絶縁膜、７・・・・・
・ＳｉＯ３からなる上層層間絶縁膜、８・・・・・・ス
ルー・ホール開口部、９・・−・・・上階アルミ配線導
体、１０・・・・・・８ ｉ ０２からなる上層および
下層層間絶縁膜。 （ａ） （ｂ） ＣＣ） ８１ 図 （ｅ） （ｔ） 躬ｆ 図
Claims (3)
- （１）２層構造の多層配線半導体装置の層間絶縁膜の形
成工程において、共通のエッチング剤に対しそれぞれ異
なるエッチング速度を有する２つの絶縁膜材を準備し、
前記エッチング速度の小なる方の絶縁膜材を下層に配し
上層および下層それぞれの層間絶縁膜を形成することを
特徴とする半導体装置の製造方法。 - （２）前記２つの絶縁膜材にポリミイド樹脂材および二
酸化シリコン材をそれぞれ用いることを特徴とする特許
請求の範囲第（１）項記載の半導体装置の製造方法。 - （３）前記下層層間絶縁膜の表面を下層金属配線導体の
高さに揃える絶縁膜平担化工程を含むことを特徴とする
特許請求の範囲第（１）項記載の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28875385A JPS62145817A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28875385A JPS62145817A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145817A true JPS62145817A (ja) | 1987-06-29 |
Family
ID=17734256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28875385A Pending JPS62145817A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145817A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220221A (en) * | 1992-03-06 | 1993-06-15 | Micron Technology, Inc. | Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages |
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
-
1985
- 1985-12-20 JP JP28875385A patent/JPS62145817A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5220221A (en) * | 1992-03-06 | 1993-06-15 | Micron Technology, Inc. | Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages |
| US5702981A (en) * | 1995-09-29 | 1997-12-30 | Maniar; Papu D. | Method for forming a via in a semiconductor device |
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