JP3312409B2 - 多層配線構造の半導体装置 - Google Patents
多層配線構造の半導体装置Info
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- JP3312409B2 JP3312409B2 JP00406593A JP406593A JP3312409B2 JP 3312409 B2 JP3312409 B2 JP 3312409B2 JP 00406593 A JP00406593 A JP 00406593A JP 406593 A JP406593 A JP 406593A JP 3312409 B2 JP3312409 B2 JP 3312409B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、三層以上の導電層が層
間絶縁層を介して積層された多層配線構造の半導体装置
に係り、さらに詳しくは、チップ面積の微細化が可能
で、接続抵抗の低減を期待できる多層配線構造の半導体
装置における導電層間コンタクトの構造に関する。
間絶縁層を介して積層された多層配線構造の半導体装置
に係り、さらに詳しくは、チップ面積の微細化が可能
で、接続抵抗の低減を期待できる多層配線構造の半導体
装置における導電層間コンタクトの構造に関する。
【０００２】
【従来の技術】ＳＲＡＭの周辺回路あるいはその他の半
導体装置においては、高集積化に伴い、三層以上の導電
層が層間絶縁層を介して積層される多層配線構造の半導
体装置が開発されている。多層配線構造の半導体装置で
は、各導電層を単一のコンタクトホールで一度に導通を
図るコンタクト構造を採用したり、中間に位置する導電
層には導通せずに上層側の導電層と下層側の導電層とを
導通状態にするコンタクト構造を採用したい場合があ
る。
導体装置においては、高集積化に伴い、三層以上の導電
層が層間絶縁層を介して積層される多層配線構造の半導
体装置が開発されている。多層配線構造の半導体装置で
は、各導電層を単一のコンタクトホールで一度に導通を
図るコンタクト構造を採用したり、中間に位置する導電
層には導通せずに上層側の導電層と下層側の導電層とを
導通状態にするコンタクト構造を採用したい場合があ
る。
【０００３】従来の多層配線構造の半導体装置における
コンタクト構造の要部を図５に示す。図５（Ａ）に示す
コンタクト構造は、半導体基板２上に絶縁層４を介して
積層された下層側の導電層６と、層間絶縁層８を介して
積層された中間の導電層１２ａ，１２ｂと、層間絶縁層
１０を介して積層された上層側の導電層１４ａ，１４ｂ
とを、各コンタクトホール１６ａ，１６ｂにおいて全て
接続する。
コンタクト構造の要部を図５に示す。図５（Ａ）に示す
コンタクト構造は、半導体基板２上に絶縁層４を介して
積層された下層側の導電層６と、層間絶縁層８を介して
積層された中間の導電層１２ａ，１２ｂと、層間絶縁層
１０を介して積層された上層側の導電層１４ａ，１４ｂ
とを、各コンタクトホール１６ａ，１６ｂにおいて全て
接続する。
【０００４】また、図５（Ｂ）に示すコンタクト構造
は、一方のコンタクトホール１６ｃでは、下層側の導電
層６、中間の導電層１２ｃおよび上層側の導電層１４ｃ
を全て接続し、他方のコンタクトホール１６ｄでは、上
層側の導電層１４ｄが中間の導電層１２ｃ，１２ｄに接
続することなく、下層側の導電層６に接続する。
は、一方のコンタクトホール１６ｃでは、下層側の導電
層６、中間の導電層１２ｃおよび上層側の導電層１４ｃ
を全て接続し、他方のコンタクトホール１６ｄでは、上
層側の導電層１４ｄが中間の導電層１２ｃ，１２ｄに接
続することなく、下層側の導電層６に接続する。
【０００５】図５（Ｂ）に示すコンタクト構造を得るた
めに、従来では、直径２ｒのコンタクトホール１６ｄを
形成すべき位置において、中間の導電層１２ｃ，１２ｄ
のパターンを、コンタクトホール１６ｄの形成面積に対
して余裕幅ｘ1 ，ｘ2 のスペースで避けて形成する必要
があった。
めに、従来では、直径２ｒのコンタクトホール１６ｄを
形成すべき位置において、中間の導電層１２ｃ，１２ｄ
のパターンを、コンタクトホール１６ｄの形成面積に対
して余裕幅ｘ1 ，ｘ2 のスペースで避けて形成する必要
があった。
【０００６】
【発明が解決しようとする課題】ところが、このような
図５（Ｂ）に示す従来のコンタクト構造では、たとえば
図５（Ａ）に示すコンタクト構造に比較して、セルサイ
ズの増大が問題となっている。たとえば、図５（Ａ）に
示す中間の導電層１２ａ，１２ｂ間のパターン間隔をｄ
とすると、図５（Ｂ）に示す半導体装置のセルサイズの
増大は、（ｘ1 ＋ｘ2 ＋２ｒ−ｄ）で表わすことができ
る。なお、ｘ1 ，ｘ2 は、それぞれ０．２〜０．５μｍ
程度であり、ｄは、通常０．３５〜１．０μｍ程度であ
り、２ｒは、通常０．４〜１．０μｍ程度である。微細
化の観点から、中間の導電層１２ａ，１２ｂ間のパター
ン間隔ｄを通常範囲での最小の０．３５μｍであるとす
ると、図５（Ｂ）に示す半導体装置におけるセルサイズ
の増大は、０．４５μｍ以上となる。
図５（Ｂ）に示す従来のコンタクト構造では、たとえば
図５（Ａ）に示すコンタクト構造に比較して、セルサイ
ズの増大が問題となっている。たとえば、図５（Ａ）に
示す中間の導電層１２ａ，１２ｂ間のパターン間隔をｄ
とすると、図５（Ｂ）に示す半導体装置のセルサイズの
増大は、（ｘ1 ＋ｘ2 ＋２ｒ−ｄ）で表わすことができ
る。なお、ｘ1 ，ｘ2 は、それぞれ０．２〜０．５μｍ
程度であり、ｄは、通常０．３５〜１．０μｍ程度であ
り、２ｒは、通常０．４〜１．０μｍ程度である。微細
化の観点から、中間の導電層１２ａ，１２ｂ間のパター
ン間隔ｄを通常範囲での最小の０．３５μｍであるとす
ると、図５（Ｂ）に示す半導体装置におけるセルサイズ
の増大は、０．４５μｍ以上となる。
【０００７】本発明は、このような実状に鑑みてなさ
れ、チップ面積の微細化が可能で、接続抵抗の低減を期
待できる多層配線構造の半導体装置を提供することを目
的とする。
れ、チップ面積の微細化が可能で、接続抵抗の低減を期
待できる多層配線構造の半導体装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る多層配線構造の半導体装置は、三層以
上の導電層が層間絶縁膜を介して積層しており、下層側
の導電層と上層側の導電層とを接続するための複数のコ
ンタクトホールが形成してある半導体装置であって、中
間に位置する導電層と接続しないコンタクトホールのう
ち、当該中間に位置する導電層のパターン端部から所定
距離以下の位置に形成されたコンタクトホールの内壁に
は、絶縁性サイドウォールが形成されており、中間に位
置する導電層のパターン端部から所定距離以上の位置に
形成されたコンタクトホールの内壁には、絶縁性サイド
ウォールが形成されていないことを特徴とする。
に、本発明に係る多層配線構造の半導体装置は、三層以
上の導電層が層間絶縁膜を介して積層しており、下層側
の導電層と上層側の導電層とを接続するための複数のコ
ンタクトホールが形成してある半導体装置であって、中
間に位置する導電層と接続しないコンタクトホールのう
ち、当該中間に位置する導電層のパターン端部から所定
距離以下の位置に形成されたコンタクトホールの内壁に
は、絶縁性サイドウォールが形成されており、中間に位
置する導電層のパターン端部から所定距離以上の位置に
形成されたコンタクトホールの内壁には、絶縁性サイド
ウォールが形成されていないことを特徴とする。
【０００９】
【作用】本発明では、中間の導電層のパターン端部から
所定距離以上離れた位置に、コンタクトホールを形成す
る場合には、コンタクトホールの内壁に、絶縁性サイド
ウォールを形成しないことで、上層側の導電層と下層側
の導電層とのコンタクト面積を大きく取ることができ、
接続抵抗の低減を期待できる。
所定距離以上離れた位置に、コンタクトホールを形成す
る場合には、コンタクトホールの内壁に、絶縁性サイド
ウォールを形成しないことで、上層側の導電層と下層側
の導電層とのコンタクト面積を大きく取ることができ、
接続抵抗の低減を期待できる。
【００１０】
【実施例】以下、本発明の一実施例に係る多層配線構造
の半導体装置について、図面を参照しつつ詳細に説明す
る。図１は本発明に関連する一参考例に係る多層配線構
造の半導体装置の要部概略断面図、図２は同参考例の多
層配線構造の半導体装置の製造過程を示す要部概略断面
図、図３は本発明の一実施例に係る多層配線構造の半導
体装置の要部概略断面図、図４は同実施例の多層配線構
造の半導体装置の製造過程を示す要部概略断面図であ
る。
の半導体装置について、図面を参照しつつ詳細に説明す
る。図１は本発明に関連する一参考例に係る多層配線構
造の半導体装置の要部概略断面図、図２は同参考例の多
層配線構造の半導体装置の製造過程を示す要部概略断面
図、図３は本発明の一実施例に係る多層配線構造の半導
体装置の要部概略断面図、図４は同実施例の多層配線構
造の半導体装置の製造過程を示す要部概略断面図であ
る。
【００１１】図１に示す多層配線構造の半導体装置で
は、単結晶シリコンウェーハなどで構成される半導体基
板２０の表面に、ゲート絶縁層などの絶縁層２２が積層
してあり、その上に下層側の導電層２４が積層してあ
る。絶縁層２２は、たとえば酸化シリコン膜で構成され
る。下層側の導電層２４は、たとえばポリシリコン膜、
ポリサイド膜などで構成され、所定のパターンにエッチ
ング加工されている。
は、単結晶シリコンウェーハなどで構成される半導体基
板２０の表面に、ゲート絶縁層などの絶縁層２２が積層
してあり、その上に下層側の導電層２４が積層してあ
る。絶縁層２２は、たとえば酸化シリコン膜で構成され
る。下層側の導電層２４は、たとえばポリシリコン膜、
ポリサイド膜などで構成され、所定のパターンにエッチ
ング加工されている。
【００１２】下層側の導電層２４の表面には、第１層間
絶縁層２６が積層してある。第１層間絶縁層２６は、た
とえば酸化シリコン膜、窒化シリコン膜、ＰＳＧ膜、Ｂ
ＰＳＧ膜などで構成される。第１層間絶縁層２６の表面
には、中間の導電層２８ａ，２８ｂが積層してある。中
間の導電層２８ａ，２８ｂは、たとえばポリシリコン
膜、ポリサイド膜などで構成され、所定のパターンにエ
ッチング加工されている。
絶縁層２６が積層してある。第１層間絶縁層２６は、た
とえば酸化シリコン膜、窒化シリコン膜、ＰＳＧ膜、Ｂ
ＰＳＧ膜などで構成される。第１層間絶縁層２６の表面
には、中間の導電層２８ａ，２８ｂが積層してある。中
間の導電層２８ａ，２８ｂは、たとえばポリシリコン
膜、ポリサイド膜などで構成され、所定のパターンにエ
ッチング加工されている。
【００１３】中間の導電層２８ａ，２８ｂの表面には、
第２層間絶縁層３０が積層してある。第２層間絶縁層３
０は、たとえば酸化シリコン膜、窒化シリコン膜、ＰＳ
Ｇ膜、ＢＰＳＧ膜などで構成される。この第２層間絶縁
層３０の表面に、上層側の導電層３２ａ，３２ｂが積層
される。上層側の導電層３２ａ，３２ｂは、ポリシリコ
ン膜、ポリサイド膜あるいは金属配線層などで構成され
る。
第２層間絶縁層３０が積層してある。第２層間絶縁層３
０は、たとえば酸化シリコン膜、窒化シリコン膜、ＰＳ
Ｇ膜、ＢＰＳＧ膜などで構成される。この第２層間絶縁
層３０の表面に、上層側の導電層３２ａ，３２ｂが積層
される。上層側の導電層３２ａ，３２ｂは、ポリシリコ
ン膜、ポリサイド膜あるいは金属配線層などで構成され
る。
【００１４】本参考例では、上層側の導電層３２ａ，３
２ｂは、コンタクトホール３４ａ，３４ｂを通して下層
側の導電層２４あるいは下層側の導電層２４と中間の導
電層２８ｂとに接続される。本参考例では、一方のコン
タクトホール３４ａの内壁には、絶縁性サイドウォール
３６が形成してあり、他方のコンタクトホール３４ｂの
内壁には絶縁性サイドウォールが形成されていない。そ
の結果、一方のコンタクトホールでは、上層側の導電層
３２ａと下層側の導電層２４とが接続され、中間の導電
層２８ａには接続されない。また、他方のコンタクトホ
ール３４ｂでは、上層側の導電層３２ｂが中間の導電層
２８ｂおよび下層側の導電層２４に対して同時に接続す
る。
２ｂは、コンタクトホール３４ａ，３４ｂを通して下層
側の導電層２４あるいは下層側の導電層２４と中間の導
電層２８ｂとに接続される。本参考例では、一方のコン
タクトホール３４ａの内壁には、絶縁性サイドウォール
３６が形成してあり、他方のコンタクトホール３４ｂの
内壁には絶縁性サイドウォールが形成されていない。そ
の結果、一方のコンタクトホールでは、上層側の導電層
３２ａと下層側の導電層２４とが接続され、中間の導電
層２８ａには接続されない。また、他方のコンタクトホ
ール３４ｂでは、上層側の導電層３２ｂが中間の導電層
２８ｂおよび下層側の導電層２４に対して同時に接続す
る。
【００１５】絶縁性サイドウォール３６は、たとえば酸
化シリコン、窒化シリコンなどで構成され、次に示すよ
うな手段で形成することができる。次に、本参考例の多
層配線構造の半導体装置の製造方法について説明する。
まず、図２（Ａ）に示すように、単結晶シリコンウェー
ハなどで構成される半導体基板２０の表面に、たとえば
ゲート絶縁層を構成するための酸化シリコン膜などで構
成される絶縁層２２を熱酸化法で成膜する。次に、絶縁
層２２の表面に、ポリシリコン膜などで構成される下層
側の導電層２４をＣＶＤ法で堆積する。この下層側の導
電層２４を所定のパターンにエッチング加工した後、そ
の表面に第１層間絶縁層２６をＣＶＤ法で堆積する。第
１層間絶縁層２６は、たとえば酸化シリコン膜、窒化シ
リコン膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。
化シリコン、窒化シリコンなどで構成され、次に示すよ
うな手段で形成することができる。次に、本参考例の多
層配線構造の半導体装置の製造方法について説明する。
まず、図２（Ａ）に示すように、単結晶シリコンウェー
ハなどで構成される半導体基板２０の表面に、たとえば
ゲート絶縁層を構成するための酸化シリコン膜などで構
成される絶縁層２２を熱酸化法で成膜する。次に、絶縁
層２２の表面に、ポリシリコン膜などで構成される下層
側の導電層２４をＣＶＤ法で堆積する。この下層側の導
電層２４を所定のパターンにエッチング加工した後、そ
の表面に第１層間絶縁層２６をＣＶＤ法で堆積する。第
１層間絶縁層２６は、たとえば酸化シリコン膜、窒化シ
リコン膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。
【００１６】第１層間絶縁層２６の表面には、中間の導
電層２８ａ，２８ｂをＣＶＤ法で堆積させる。中間の導
電層２８ａ，２８ｂは、たとえばポリシリコン膜、ポリ
サイド膜などで構成され、所定のパターンにエッチング
加工される。中間の導電層２８ａ，２８ｂの表面には、
第２層間絶縁層３０をＣＶＤ法で堆積させる。第２層間
絶縁層３０は、たとえば酸化シリコン膜、窒化シリコン
膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。この第２
中間絶縁層３０の表面に、レジスト膜４０を成膜し、レ
ジスト膜４０をホトリソグラフィ法で加工し、コンタク
トホール形成のための開口部４１を形成する。
電層２８ａ，２８ｂをＣＶＤ法で堆積させる。中間の導
電層２８ａ，２８ｂは、たとえばポリシリコン膜、ポリ
サイド膜などで構成され、所定のパターンにエッチング
加工される。中間の導電層２８ａ，２８ｂの表面には、
第２層間絶縁層３０をＣＶＤ法で堆積させる。第２層間
絶縁層３０は、たとえば酸化シリコン膜、窒化シリコン
膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。この第２
中間絶縁層３０の表面に、レジスト膜４０を成膜し、レ
ジスト膜４０をホトリソグラフィ法で加工し、コンタク
トホール形成のための開口部４１を形成する。
【００１７】この開口部４１が形成されたレジスト膜を
マスクとして半導体基板の表面をＲＩＥなどのエッチン
グ技術で加工すれば、図２（Ｂ）に示すように、第２層
間絶縁層３０、中間の導電層２８ａ，２８ｂおよび第１
層間絶縁層２６を貫通するコンタクトホール３４ａ，３
４ｂを得る。次に、これらコンタクトホール３４ａ，３
４ｂが形成された第２層間絶縁層３０の上からサイドウ
ォール形成のための絶縁層３６’をＣＶＤ法で成膜す
る。この絶縁層３６’は、第２層間絶縁層３０と異なる
材質の絶縁物質で構成されることが好ましく、たとえば
窒化シリコンで構成される。この絶縁層３６’の膜厚
は、コンタクトホール３４ａ，３４ｂを完全に埋め込ま
ない膜厚であれば特に限定されないが、たとえば５０〜
１００ｎｍ程度である。
マスクとして半導体基板の表面をＲＩＥなどのエッチン
グ技術で加工すれば、図２（Ｂ）に示すように、第２層
間絶縁層３０、中間の導電層２８ａ，２８ｂおよび第１
層間絶縁層２６を貫通するコンタクトホール３４ａ，３
４ｂを得る。次に、これらコンタクトホール３４ａ，３
４ｂが形成された第２層間絶縁層３０の上からサイドウ
ォール形成のための絶縁層３６’をＣＶＤ法で成膜す
る。この絶縁層３６’は、第２層間絶縁層３０と異なる
材質の絶縁物質で構成されることが好ましく、たとえば
窒化シリコンで構成される。この絶縁層３６’の膜厚
は、コンタクトホール３４ａ，３４ｂを完全に埋め込ま
ない膜厚であれば特に限定されないが、たとえば５０〜
１００ｎｍ程度である。
【００１８】次に、この絶縁層３６’を、ＲＩＥなどを
用いた異方性エッチング処理して全面エッチバックする
ことで、図２（Ｃ）に示すように、コンタクトホール３
４ａ，３４ｂ内に絶縁性サイドウォール３６を形成す
る。絶縁性サイドウォール３６の厚みは、絶縁層３６’
の膜厚より多少小さい寸法である。
用いた異方性エッチング処理して全面エッチバックする
ことで、図２（Ｃ）に示すように、コンタクトホール３
４ａ，３４ｂ内に絶縁性サイドウォール３６を形成す
る。絶縁性サイドウォール３６の厚みは、絶縁層３６’
の膜厚より多少小さい寸法である。
【００１９】次に、中間の導電層２８ｂと接続すべきコ
ンタクトホール３４ｂを露出するように、レジスト膜４
２を成膜する。このレジスト膜４２は、中間の導電層２
８ａに対して接続しないコンタクトホール３４ａを覆う
ことになる。このレジスト膜４２をマスクとして用い
て、エッチング処理を行ない、コンタクトホール３４ｂ
の絶縁性サイドウォール３６を選択的に除去する。エッ
チング処理に際しては、第２層間絶縁層３０との選択比
が取れる条件で行なうことが好ましい。
ンタクトホール３４ｂを露出するように、レジスト膜４
２を成膜する。このレジスト膜４２は、中間の導電層２
８ａに対して接続しないコンタクトホール３４ａを覆う
ことになる。このレジスト膜４２をマスクとして用い
て、エッチング処理を行ない、コンタクトホール３４ｂ
の絶縁性サイドウォール３６を選択的に除去する。エッ
チング処理に際しては、第２層間絶縁層３０との選択比
が取れる条件で行なうことが好ましい。
【００２０】その後、レジスト膜４２を除去し、図１に
示すように、上層側の導電層３２ａ，３２ｂをＣＶＤ法
などで成膜し、所定のパターンにエッチング加工する。
上層側の導電層３２ａ，３２ｂは、ポリシリコン膜、ポ
リサイド膜あるいは金属配線層などで構成される。
示すように、上層側の導電層３２ａ，３２ｂをＣＶＤ法
などで成膜し、所定のパターンにエッチング加工する。
上層側の導電層３２ａ，３２ｂは、ポリシリコン膜、ポ
リサイド膜あるいは金属配線層などで構成される。
【００２１】本参考例では、絶縁性サイドウォール３６
が形成してあるコンタクトホール３４ａでは、中間に位
置する導電層２８ａと接続することなく、上層側の導電
層３２ａと下層側の導電層２４とを接続することができ
る。また、絶縁性サイドウォール３６が形成されていな
いコンタクトホール３４ｂでは、上層側の導電層３２ｂ
と中間の導電層２８ｂと下層側の導電層２４とを一度に
接続することができる。本参考例では、中間の導電層２
８ｂに対して接続したくない位置でコンタクトホール３
４ａを開ける場合でも、その中間の導電層２８ａを、従
来と異なり、コンタクトホール３４ａの位置を逃げるパ
ターンで形成する必要がなくなり、すなわち図５に示す
余裕スペースｘ1 およびｘ2 を設ける必要がなくなり、
セル面積の縮小が可能である。
が形成してあるコンタクトホール３４ａでは、中間に位
置する導電層２８ａと接続することなく、上層側の導電
層３２ａと下層側の導電層２４とを接続することができ
る。また、絶縁性サイドウォール３６が形成されていな
いコンタクトホール３４ｂでは、上層側の導電層３２ｂ
と中間の導電層２８ｂと下層側の導電層２４とを一度に
接続することができる。本参考例では、中間の導電層２
８ｂに対して接続したくない位置でコンタクトホール３
４ａを開ける場合でも、その中間の導電層２８ａを、従
来と異なり、コンタクトホール３４ａの位置を逃げるパ
ターンで形成する必要がなくなり、すなわち図５に示す
余裕スペースｘ1 およびｘ2 を設ける必要がなくなり、
セル面積の縮小が可能である。
【００２２】次に、本発明の実施例について、図３に基
づき説明する。図３に示す実施例では、双方のコンタク
トホール３４ｃ，３４ｄが中間の導電層２８ｃ，２８ｄ
を貫通せずに形成してある。そして、中間の導電層２８
ｄのパターン端部から所定距離以下の距離ｘ3 の位置に
形成されたコンタクトホール３４ｄの内壁には、絶縁性
サイドウォール３６が形成してあり、中間の導電層２８
ｃのパターン端部から所定距離以上の距離Ｘ4 で離れた
位置に形成されたコンタクトホール３４ｃの内壁には、
絶縁性サイドウォールが形成されていない。
づき説明する。図３に示す実施例では、双方のコンタク
トホール３４ｃ，３４ｄが中間の導電層２８ｃ，２８ｄ
を貫通せずに形成してある。そして、中間の導電層２８
ｄのパターン端部から所定距離以下の距離ｘ3 の位置に
形成されたコンタクトホール３４ｄの内壁には、絶縁性
サイドウォール３６が形成してあり、中間の導電層２８
ｃのパターン端部から所定距離以上の距離Ｘ4 で離れた
位置に形成されたコンタクトホール３４ｃの内壁には、
絶縁性サイドウォールが形成されていない。
【００２３】次に、本実施例に係る多層配線構造の半導
体装置の製造方法について説明する。まず、図４（Ａ）
に示すように、単結晶シリコンウェーハなどで構成され
る半導体基板２０の表面に、たとえばゲート絶縁層を構
成するための酸化シリコン膜などで構成される絶縁層２
２を熱酸化法で成膜する。次に、絶縁層２２の表面に、
ポリシリコン膜などで構成される下層側の導電層２４を
ＣＶＤ法で堆積する。この下層側の導電層２４を所定の
パターンにエッチング加工した後、その表面に第１層間
絶縁層２６をＣＶＤ法で堆積する。第１層間絶縁層２６
は、たとえば酸化シリコン膜、窒化シリコン膜、ＰＳＧ
膜、ＢＰＳＧ膜などで構成される。
体装置の製造方法について説明する。まず、図４（Ａ）
に示すように、単結晶シリコンウェーハなどで構成され
る半導体基板２０の表面に、たとえばゲート絶縁層を構
成するための酸化シリコン膜などで構成される絶縁層２
２を熱酸化法で成膜する。次に、絶縁層２２の表面に、
ポリシリコン膜などで構成される下層側の導電層２４を
ＣＶＤ法で堆積する。この下層側の導電層２４を所定の
パターンにエッチング加工した後、その表面に第１層間
絶縁層２６をＣＶＤ法で堆積する。第１層間絶縁層２６
は、たとえば酸化シリコン膜、窒化シリコン膜、ＰＳＧ
膜、ＢＰＳＧ膜などで構成される。
【００２４】第１層間絶縁層２６の表面には、中間の導
電層２８ｃ，２８ｄをＣＶＤ法で堆積させる。中間の導
電層２８ｃ，２８ｄは、たとえばポリシリコン膜、ポリ
サイド膜などで構成され、所定のパターンにエッチング
加工される。中間の導電層２８ｃ，２８ｄの表面には、
第２層間絶縁層３０をＣＶＤ法で堆積させる。第２層間
絶縁層３０は、たとえば酸化シリコン膜、窒化シリコン
膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。この第２
中間絶縁層３０の表面に、レジスト膜４４を成膜し、レ
ジスト膜４４をホトリソグラフィ法で加工し、コンタク
トホール形成のための開口部４５を形成する。
電層２８ｃ，２８ｄをＣＶＤ法で堆積させる。中間の導
電層２８ｃ，２８ｄは、たとえばポリシリコン膜、ポリ
サイド膜などで構成され、所定のパターンにエッチング
加工される。中間の導電層２８ｃ，２８ｄの表面には、
第２層間絶縁層３０をＣＶＤ法で堆積させる。第２層間
絶縁層３０は、たとえば酸化シリコン膜、窒化シリコン
膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成される。この第２
中間絶縁層３０の表面に、レジスト膜４４を成膜し、レ
ジスト膜４４をホトリソグラフィ法で加工し、コンタク
トホール形成のための開口部４５を形成する。
【００２５】この開口部４５が形成されたレジスト膜を
マスクとして半導体基板の表面をＲＩＥなどのエッチン
グ技術で加工すれば、図４（Ｂ）に示すように、第２層
間絶縁層３０および第１層間絶縁層２６を貫通するコン
タクトホール３４ｃ，３４ｄを得る。次に、これらコン
タクトホール３４ｃ，３４ｄが形成された第２層間絶縁
層３０の上からサイドウォール形成のための絶縁層３
６’をＣＶＤ法で成膜する。この絶縁層３６’は、第２
層間絶縁層３０と異なる材質の絶縁物質で構成されるこ
とが好ましく、たとえば窒化シリコンで構成される。こ
の絶縁層３６’の膜厚は、コンタクトホール３４ｃ，３
４ｄを完全に埋め込まない膜厚であれば特に限定されな
いが、たとえば５０〜１００ｎｍ程度である。
マスクとして半導体基板の表面をＲＩＥなどのエッチン
グ技術で加工すれば、図４（Ｂ）に示すように、第２層
間絶縁層３０および第１層間絶縁層２６を貫通するコン
タクトホール３４ｃ，３４ｄを得る。次に、これらコン
タクトホール３４ｃ，３４ｄが形成された第２層間絶縁
層３０の上からサイドウォール形成のための絶縁層３
６’をＣＶＤ法で成膜する。この絶縁層３６’は、第２
層間絶縁層３０と異なる材質の絶縁物質で構成されるこ
とが好ましく、たとえば窒化シリコンで構成される。こ
の絶縁層３６’の膜厚は、コンタクトホール３４ｃ，３
４ｄを完全に埋め込まない膜厚であれば特に限定されな
いが、たとえば５０〜１００ｎｍ程度である。
【００２６】次に、この絶縁層３６’を、ＲＩＥなどを
用いた異方性エッチング処理して全面エッチバックする
ことで、図４（Ｃ）に示すように、コンタクトホール３
４ｃ，３４ｄ内に絶縁性サイドウォール３６を形成す
る。絶縁性サイドウォール３６の厚みｔは、絶縁層３
６’の膜厚より多少小さい寸法である。なお、コンタク
トホール３４ｃ，３４ｄの内径２ｒは、通常０．４〜
１．０μｍ程度である。また、絶縁性サイドウォール３
６形成後のコンタクトホール３４ｃ，３４ｄの内径２
ｒ’は、（２ｒ−２×ｔ）である。
用いた異方性エッチング処理して全面エッチバックする
ことで、図４（Ｃ）に示すように、コンタクトホール３
４ｃ，３４ｄ内に絶縁性サイドウォール３６を形成す
る。絶縁性サイドウォール３６の厚みｔは、絶縁層３
６’の膜厚より多少小さい寸法である。なお、コンタク
トホール３４ｃ，３４ｄの内径２ｒは、通常０．４〜
１．０μｍ程度である。また、絶縁性サイドウォール３
６形成後のコンタクトホール３４ｃ，３４ｄの内径２
ｒ’は、（２ｒ−２×ｔ）である。
【００２７】次に、中間の導電層２８ｄのパターン端部
から所定距離以下の距離ｘ3 の位置に形成されたコンタ
クトホール３４ｄをマスクし、中間の導電層２８ｃのパ
ターン端部から所定距離以上の距離Ｘ4 の位置に形成さ
れたコンタクトホール３４ｃを露出させるようなパター
ンで、レジスト膜４６を成膜する。このレジスト膜４６
をマスクとして用いて、エッチング処理を行ない、コン
タクトホール３４ｃの絶縁性サイドウォール３６を選択
的に除去する。エッチング処理に際しては、第２層間絶
縁層３０との選択比が取れる条件で行なうことが好まし
い。
から所定距離以下の距離ｘ3 の位置に形成されたコンタ
クトホール３４ｄをマスクし、中間の導電層２８ｃのパ
ターン端部から所定距離以上の距離Ｘ4 の位置に形成さ
れたコンタクトホール３４ｃを露出させるようなパター
ンで、レジスト膜４６を成膜する。このレジスト膜４６
をマスクとして用いて、エッチング処理を行ない、コン
タクトホール３４ｃの絶縁性サイドウォール３６を選択
的に除去する。エッチング処理に際しては、第２層間絶
縁層３０との選択比が取れる条件で行なうことが好まし
い。
【００２８】なお、絶縁性サイドウォール３６を除去し
ない条件となるコンタクトホール３４ｄと中間の導電層
２８ｄのパターン端部との距離ｘ3 は、たとえば０．２
μｍ以下程度であり、０でも良い。サイドウォール３６
が絶縁の機能を有するからである。また、絶縁性サイド
ウォール３６を除去する条件となるコンタクトホール３
４ｃと中間の導電層２８ｃのパターン端部との距離ｘ4
は、たとえば０．５μｍ以上程度である。これら距離ｘ
3 およびｘ4 は、露光装置の合わせ精度と加工精度とに
よって決まる所定距離ｄに基づき決定され、ｘ3 ＜ｄ＜
ｘ4 の関係にある。
ない条件となるコンタクトホール３４ｄと中間の導電層
２８ｄのパターン端部との距離ｘ3 は、たとえば０．２
μｍ以下程度であり、０でも良い。サイドウォール３６
が絶縁の機能を有するからである。また、絶縁性サイド
ウォール３６を除去する条件となるコンタクトホール３
４ｃと中間の導電層２８ｃのパターン端部との距離ｘ4
は、たとえば０．５μｍ以上程度である。これら距離ｘ
3 およびｘ4 は、露光装置の合わせ精度と加工精度とに
よって決まる所定距離ｄに基づき決定され、ｘ3 ＜ｄ＜
ｘ4 の関係にある。
【００２９】その後、レジスト膜４６を除去し、図３に
示すように、上層側の導電層３２ｃ，３２ｄをＣＶＤ法
などで成膜し、所定のパターンにエッチング加工する。
上層側の導電層３２ｃ，３２ｄは、ポリシリコン膜、ポ
リサイド膜あるいは金属配線層などで構成される。
示すように、上層側の導電層３２ｃ，３２ｄをＣＶＤ法
などで成膜し、所定のパターンにエッチング加工する。
上層側の導電層３２ｃ，３２ｄは、ポリシリコン膜、ポ
リサイド膜あるいは金属配線層などで構成される。
【００３０】本実施例の多層配線構造の半導体装置で
は、中間の導電層２８ｃのパターン端部から所定距離以
上離れた位置に、コンタクトホール３４ｃを形成する場
合には、コンタクトホール３４ｃの内壁に、絶縁性サイ
ドウォールを形成しないことで、上層側の導電層３２ｃ
と下層側の導電層２４とのコンタクト面積を大きく取る
ことができ、接続抵抗の低減を期待できる。
は、中間の導電層２８ｃのパターン端部から所定距離以
上離れた位置に、コンタクトホール３４ｃを形成する場
合には、コンタクトホール３４ｃの内壁に、絶縁性サイ
ドウォールを形成しないことで、上層側の導電層３２ｃ
と下層側の導電層２４とのコンタクト面積を大きく取る
ことができ、接続抵抗の低減を期待できる。
【００３１】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、三層の導
電層が積層された多層配線構造の半導体装置について説
明したが、本発明では、三層以上の導電層が積層された
多層配線構造の半導体装置に対しても適用することが可
能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、三層の導
電層が積層された多層配線構造の半導体装置について説
明したが、本発明では、三層以上の導電層が積層された
多層配線構造の半導体装置に対しても適用することが可
能である。
【００３２】
【発明の効果】以上説明してきたように、本発明によれ
ば、中間の導電層のパターン端部から所定距離以上離れ
た位置に、コンタクトホールを形成する場合には、コン
タクトホールの内壁に、絶縁性サイドウォールを形成し
ないことで、上層側の導電層と下層側の導電層とのコン
タクト面積を大きく取ることができ、接続抵抗の低減を
期待できる。
ば、中間の導電層のパターン端部から所定距離以上離れ
た位置に、コンタクトホールを形成する場合には、コン
タクトホールの内壁に、絶縁性サイドウォールを形成し
ないことで、上層側の導電層と下層側の導電層とのコン
タクト面積を大きく取ることができ、接続抵抗の低減を
期待できる。
【図１】本発明に関連する一参考例に係る多層配線構造
の半導体装置の要部概略断面図である。
の半導体装置の要部概略断面図である。
【図２】同参考例の多層配線構造の半導体装置の製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
【図３】本発明の実施例に係る多層配線構造の半導体装
置の要部概略断面図である。
置の要部概略断面図である。
【図４】同実施例の多層配線構造の半導体装置の製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
【図５】従来例に係る多層配線構造の半導体装置の要部
概略断面図である。
概略断面図である。
２０… 半導体基板 ２４… 下層側の導電層 ２６… 第１層間絶縁層 ２８ａ，２８ｂ，２８ｃ，２８ｄ… 中間の導電層 ３０… 第２層間絶縁層 ３２ａ，３２ｂ，３２ｃ，３２ｄ… 上層側の導電層 ３４ａ，３４ｂ，３４ｃ，３４ｄ… コンタクトホール ３６… 絶縁性サイドウォール
Claims (1)
- 【請求項１】三層以上の導電層が層間絶縁膜を介して積
層しており、下層側の導電層と上層側の導電層とを接続
するための複数のコンタクトホールが形成してある半導
体装置であって、 中間に位置する導電層と接続しないコンタクトホールの
うち、 当該中間に位置する導電層のパターン端部から所定距離
以下の位置に形成されたコンタクトホールの内壁には、
絶縁性サイドウォールが形成されており、 中間に位置する導電層のパターン端部から所定距離以上
の位置に形成されたコンタクトホールの内壁には、絶縁
性サイドウォールが形成されていないことを特徴とする
多層配線構造の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00406593A JP3312409B2 (ja) | 1993-01-13 | 1993-01-13 | 多層配線構造の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00406593A JP3312409B2 (ja) | 1993-01-13 | 1993-01-13 | 多層配線構造の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216257A JPH06216257A (ja) | 1994-08-05 |
| JP3312409B2 true JP3312409B2 (ja) | 2002-08-05 |
Family
ID=11574441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00406593A Expired - Fee Related JP3312409B2 (ja) | 1993-01-13 | 1993-01-13 | 多層配線構造の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312409B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817663B2 (ja) * | 1995-04-24 | 1998-10-30 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| JP5544715B2 (ja) * | 2006-08-23 | 2014-07-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-01-13 JP JP00406593A patent/JP3312409B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216257A (ja) | 1994-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |